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在 Windows 或 Linux 上，使用 Digital Design Studio 處理本機檔案。在 Windows 上，從 2.1.2 更新至後續版本時，不再要求重新啟動 Windows。
選擇下載項目Digital Design Studio
Verilog & SystemVerilog RTL 開發。
Windows · Linux · Cloud
Digital Design Studio 將 RTL、Flow Navigator 中的 ISA、ALcad 與 Agent 整合在同一個應用程式中。
在 Digital Design Studio 中開發 Verilog 與 SystemVerilog、執行支援的 RTL 模擬，並使用 ISA、Evolve、Agent、ALcad 與 vFactory。RTL 與 CAD 各有適合其工作的專用介面。
撰寫
Verilog 與 SystemVerilog 開發。
編輯 .sv、.svh、.v 與 .vh 原始碼時，可在旁檢視模組階層與訊號大綱。從實例移至原始碼，同時掌握整體設計脈絡。
設計階層
在保留專案結構的同時，瀏覽模組實例及其原始碼位置。
訊號大綱
在目前原始碼旁檢視輸入、輸出與內部訊號。
SystemC 檔案中的 HintsBox
在 SystemC 檔案中，HintsBox 會顯示局部大綱與宣告建議，包括 sc_module 類別。
- 使用 .vh 的標頭檔可被辨識並編輯。
- .v 檔案也可以是專案探索與大綱所使用的明確 RTL 專案輸入。
- 定義使用 NAME 或 NAME=VALUE 格式，例如 SIMULATION 或 WIDTH=8，不加命令列的 -D 前綴。
RTL 模擬
在您的 PC 上執行 RTL 模擬。
模擬在您的 PC 上執行，不會啟動 Cloud 工作。
Testbench reported a failure
在輸出中回報失敗的測試平台會顯示為 Testbench reported a failure，即使模擬器正常結束。先前會顯示為通過。
- 在桌面應用程式中，模擬器的錯誤與警告會連同專案檔案與行號一起列出。選擇其中一項，即可在該行開啟編輯器。
- 在 Testbench 檢視中，每個 SystemVerilog 套件會先於使用它的檔案傳送給模擬器。
- Run 會先儲存已變更的 .v、.sv、.svh 與 .vh 檔案。
- Digital Design Studio 會保留最新的 20 次執行。
- 每次執行都保存在專案 .alti/sim/ 下的獨立資料夾中，包含波形與 receipt.json。
分析
讓結果成為下一步的依據。
分析是 RTL 與 ISA 工作共用的結果檢視區。從左側欄開啟分析，選擇已儲存的執行，再選取產物。執行清單會依模組將結果分組。
分析導覽
切換已儲存的執行及其波形、電路圖、效能結果與報告。
指標與脈絡
Perf 會讀取所選執行的 perf.json，並將儲存的觀測值顯示為指標與圖表。
- 使用波形導覽檢視記錄的訊號時間軸，再回到對應的原始碼或模組脈絡。
- 讓分析、追蹤與 Evolve 工作連結至專案。
效能分析
運算上限與記憶體頻寬。
在 Roofline 檢視中比較運算吞吐量與記憶體頻寬。
運算與記憶體上限
對照運算上限及記憶體頻寬，查看量測核心的位置。
圖表圖層
在執行摘要旁選擇要顯示的上限、核心與標籤。
記錄的結果
時序、PPA 與佐證共用同一個 Signoff 檢視。
它會呈現可用的指標與缺少的區段。UI 的判定或估計值僅供檢閱參考，並非獨立的時序收斂、製造核准或正式簽核。
記錄值
依每個記錄單位，在同一刻度上比較 WNS、TNS 與失敗路徑。依記錄原樣檢視已儲存的時序、PPA 與佐證數值，不計算發行判定。
- 未支援或未執行的結果不會顯示為成功。
- 每個段落都標示所讀取的已儲存結果檔，例如 timing.json 或 ppa.json。
詢問
在設計旁與 Agent 協作。
Agent 在 AI 面板和獨立視窗中回覆。專案讀取設為 ask 時，讀取專案檔案前會先請求核准。
一邊檢視設計一邊詢問 Agent
Agent 與 Own API key 的搜尋預設皆為關閉。
- 除非您變更設定，對話會在帳戶中保存 30 天。Agent 使用方案的每週 QUOTA，網頁搜尋須另行同意。
- Agent 與 Cloud 運算共用每週 QUOTA。
- 適用年齡、地區與組織條件。
ALcad
在同一個應用程式中進入 CAD。
從工作區選單選取 ALcad 的 Schematic、PCB Layout、3D CAD、3D Assembly 及 SI / PI Analysis。先前位於 ALcad 之下的 Wafer Process & Fab 現在位於 vFactory。ALcad 保留名稱與專用 UI。
電路工作區
在電路圖畫布上探索元件與連接。
元件屬性
檢視所選元件與電路參數。
vFactory 是與 DDS、ALcad 並列的新區域，針對晶圓製程與晶圓廠。 探索 vFactory
了解各項工作如何串聯
從 RTL 原始碼到電路與分析。
已儲存結果的分頁
已儲存結果的分頁若太窄而無法顯示完整執行名稱，會保留可區分彼此的簡短部分，例如 …1 與 …2，工具提示則顯示完整名稱。標題相同的已儲存結果會標示所屬的執行，搜尋中也是如此。
Live Run
在專案導覽中選擇 Live Run，即可檢視所選環境提供的執行介面。使用 Search windows 篩選專案視窗清單。
每週 QUOTA
Usage 會顯示所選組織目前生效的額度、剩餘量與重設時間。每週 QUOTA 以 7 天為一個週期。
Split Editor Right
當分頁選單提供 Split Editor Right 時，可用它將原始碼與其電路圖或報告並排放置。報告會保留執行脈絡，並呈現產物內容。
Flow Navigator
在 DDS 中開啟 Flow Navigator，並選擇所需功能。在同一工作區整合 RTL/SystemVerilog 開發與 ISA 設計；ISA Design 流程從 Flow Navigator 開啟。ISA 使用 Digital Design Studio 的外殼、設定、分頁與底部面板。
追蹤每一條連接。
沿著電路圖追蹤模組、連接埠與網路。切換至 3D 階層檢視，了解大型設計的各個部分如何組合。
端到端工作流程
在同一個應用程式中進行設計與製造。
2.1.2版以一個應用程式串起設計與製造：在DDS設計區塊，在ALcad準備電路與電路板，在vFactory追蹤它變成晶圓的過程。
原始碼與電路圖
並排檢視原始碼、電路圖及其輸入、輸出與內部訊號。
命令面板
在命令面板輸入命令名稱，即可顯示階層、大綱或波形。
3D 階層
在模組的 3D 階層旁開啟測試平台。
Roofline
在 Roofline 中對照運算上限與記憶體頻寬比較核心。
分析報告
閱讀已儲存執行的報告，其中包含波形、電路圖與效能結果。
ALcad 中的電路
在同一個應用程式的 ALcad 中準備電路與電路板。
vFactory 中的晶圓
以 3D 追蹤批次在參考晶圓廠中的流轉。
各角色的使用情境
適用於教育、學生、新創企業與團隊。
教育
同一個應用程式提供 RTL、Flow Navigator 中的 ISA、ALcad 與 Agent，支援與本站相同的 14 種語言。
學生
編輯 .sv、.svh、.v 與 .vh 原始碼，在您的 PC 上執行 RTL 模擬，並檢視每次執行記錄的波形。
新創企業
在 Windows 或 Linux 上使用本機檔案工作，或登入後從瀏覽器開啟您的工作區。
ASIC/FPGA 團隊
在 Roofline 檢視中比較運算吞吐量與記憶體頻寬，並依記錄原樣檢視已儲存的時序、PPA 與佐證數值。
驗證工程師
在輸出中回報失敗的測試平台會顯示為 Testbench reported a failure，桌面應用程式中的每個模擬器錯誤都會在對應行開啟編輯器。
製程與晶圓廠工程師
在 Cloud 中，Send to vFactory 會以 GDS 檢視器中的佈局開啟 Design to wafer。探索 vFactory
功能執行環境
各環境提供其支援的功能。
- Flow Navigator 中的 ISA Design：以 RV64、IM 與 A 設定檔匯入 RISC-V。
- QEDA（超導 transmon 與 CPW 研究模型）：Windows 與 Linux 桌面可匯入 OpenQASM 電路；參數化佈局與電磁分析在 Linux 桌面。
- 內建 HLS（整數 C 子集轉 RTL）：Linux 桌面。
- Evolve 虛擬 FPGA 候選搜尋：Linux 桌面。
- 專案連結分享（Cloud 個人專案）：須登入，預設唯讀，連結 24 小時後失效。
- 私密錯誤報告：僅在嚴重當機或儲存失敗後提供。檢閱報告並選取 “傳送回報” 前不會傳送任何內容；已傳送報告於 30 天後刪除。
- 顯示語言：應用程式提供與本站相同的 14 種語言。
選擇工作環境
選擇您的工作區。
使用桌面應用程式、開啟 Cloud 工作區，或將 CLI 納入自動化流程。
Cloud
登入 Altifigence，從瀏覽器開啟您的工作區。回到 Cloud 視窗時，其中的編輯器與正在準備的 RTL 電路圖會維持原狀，不會重新載入。在正式版建置中，登入前 Cloud 起始頁面下載的程式碼從 1.18 MB 減少到 0.72 MB（gzip），專案清單則從 1.25 MB 減少到 0.79 MB。
免費開始使用 Cloud命令列
在指令碼與 CI 工作流程中使用 Altifigence CLI。
閱讀 CLI 指南MCP
Linux CLI 包含 alti-mcp，這是在您電腦上執行的本機 MCP 程序。Cloud MCP 使用 Account 登入與組織同意。
閱讀 MCP 指南Git
在 Windows 應用程式中，Git 適用於您 PC 資料夾中的專案。在 Source Control 中檢視已儲存的差異、暫存變更並提交。
閱讀原始碼控制指南常見問題
- RTL 模擬在哪裡執行？
- 模擬在您的 PC 上執行，不會啟動 Cloud 工作。
- 應用程式執行中再次開啟時會發生什麼事？
- 在 Windows，以及具備桌面工作階段匯流排的 Linux 上，重新啟動應用程式會還原執行中的視窗並保留未儲存的編輯內容，而不會開啟另一個執行個體。
- Windows 如何安裝更新？
- 安裝更新時，對話方塊會顯示進度，之後 Digital Design Studio 會關閉並以新版本重新開啟。
- Agent 可以讀取我的專案檔案嗎？
- 專案讀取設為 ask 時，讀取專案檔案前會先請求核准。
- 模擬執行儲存在哪裡？
- 每次執行都保存在專案 .alti/sim/ 下的獨立資料夾中，包含波形與 receipt.json。Digital Design Studio 會保留最新的 20 次執行。
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