데스크톱
Windows 또는 Linux용 Digital Design Studio에서 로컬 프로젝트 파일로 작업하세요. Windows에서는 2.1.2부터 이후 버전으로 업데이트할 때 더 이상 Windows를 다시 시작하라고 요청하지 않습니다.
다운로드 선택Digital Design Studio
RTL 설계부터 시뮬레이션까지.
Windows · Linux · Cloud
Digital Design Studio는 RTL, Flow Navigator의 ISA, ALcad와 Agent를 하나의 앱으로 제공합니다.
Digital Design Studio 하나에서 Verilog·SystemVerilog 개발, RTL 시뮬레이션, ISA, Evolve, Agent, ALcad와 vFactory 작업을 이어가세요. RTL과 CAD는 각 작업에 맞는 전용 화면을 제공합니다.
작성
Verilog·SystemVerilog RTL 개발
모듈 계층과 신호 개요를 옆에 두고 .sv, .svh, .v, .vh 소스를 편집합니다. 주변 설계를 계속 보면서 인스턴스에서 해당 소스로 이동합니다.
설계 계층
프로젝트 구조를 유지하며 모듈 인스턴스와 해당 소스 위치를 탐색합니다.
신호 개요
현재 소스의 입력, 출력과 내부 신호를 나란히 확인합니다.
SystemC 파일의 HintsBox
SystemC 파일에서 HintsBox는 sc_module 클래스를 포함해 로컬 개요와 선언 제안을 보여 줍니다.
- .vh를 사용하는 헤더 파일은 인식 및 편집이 가능합니다.
- .v 파일은 프로젝트 검색 및 개요에서 사용하는 명시적 RTL 프로젝트 입력일 수도 있습니다.
- define은 SIMULATION이나 WIDTH=8처럼 NAME 또는 NAME=VALUE 형식으로 쓰며, 명령줄의 -D 접두사는 붙이지 않습니다.
RTL 시뮬레이션
PC에서 RTL 시뮬레이션을 실행하세요.
시뮬레이션은 사용자 PC에서 실행되며 Cloud 작업을 시작하지 않습니다.
Testbench reported a failure
출력에서 실패를 보고한 테스트벤치는 시뮬레이터가 정상 종료해도 Testbench reported a failure로 표시됩니다. 이전에는 통과로 표시되었습니다.
- 데스크톱 앱에서는 시뮬레이터 오류와 경고를 프로젝트 파일과 줄 번호와 함께 보여 줍니다. 항목을 선택하면 그 줄에서 편집기가 열립니다.
- Testbench 뷰에서는 각 SystemVerilog 패키지를 그 패키지를 사용하는 파일보다 먼저 시뮬레이터에 보냅니다.
- Run은 변경된 .v, .sv, .svh, .vh 파일을 먼저 저장합니다.
- Digital Design Studio는 가장 최근 실행 20개를 보관합니다.
- 각 실행은 프로젝트의 .alti/sim/ 아래 별도 폴더에 파형, receipt.json과 함께 보관됩니다.
분석
결과 분석과 Evolve
분석은 RTL과 ISA 작업의 공용 결과 확인 영역입니다. 왼쪽 레일에서 분석을 열고 저장된 실행과 아티팩트를 선택합니다. 실행 목록은 모듈별로 결과를 묶습니다.
분석 탐색기
저장된 실행별 파형, 회로도, 성능 결과와 보고서를 오가며 살펴봅니다.
맥락이 있는 성능 지표
Perf는 선택한 실행의 perf.json을 읽어 저장된 관측값을 지표와 차트로 표시합니다.
- 파형 탐색으로 기록된 신호 타임라인을 살펴보고 해당 소스나 모듈 문맥으로 돌아갑니다.
- 분석, 실행 기록과 Evolve 작업을 원래 프로젝트에 연결하세요.
성능 분석
연산 한계선과 메모리 대역폭.
Roofline 뷰에서 연산 처리량과 메모리 대역폭을 함께 확인하세요.
연산·메모리 한계
연산 한계선과 메모리 대역폭 위에서 측정한 커널의 위치를 확인합니다.
그래프 레이어
실행 요약 옆에서 한계선, 커널과 라벨 표시를 선택합니다.
기록된 결과
타이밍, PPA, 근거는 하나의 Signoff 뷰를 공유합니다.
사용 가능한 지표와 누락 영역을 표시합니다. UI 판정이나 추정값은 검토 보조 정보이며 독립적인 타이밍 클로저, 제조 승인 또는 공식 사인오프가 아닙니다.
기록 값
WNS, TNS와 실패 경로를 기록된 단위마다 하나의 눈금에서 비교합니다. 저장된 타이밍, PPA, 근거 값을 기록 그대로 확인하세요. 출시 판정을 계산하지 않습니다.
- 지원하지 않거나 실행하지 않은 결과를 성공으로 표시하지 않습니다.
- 각 절은 읽어 온 저장 결과 파일(timing.json, ppa.json 등)을 표시합니다.
질문
설계 옆에서 Agent와 함께 작업하세요.
Agent는 AI 패널과 별도 창에서 답합니다. 프로젝트 읽기가 ask로 설정되어 있으면 프로젝트 파일을 읽기 전에 승인을 요청합니다.
설계를 옆에 두고 Agent에게 물어보세요
검색은 Agent와 Own API key 모두 기본 꺼짐으로 시작합니다.
- 대화는 바꾸지 않으면 계정에 30일 보관되고, Agent는 요금제의 주간 QUOTA를 사용하며, 웹 검색은 별도 동의가 필요합니다.
- Agent와 Cloud 컴퓨팅은 주간 QUOTA를 함께 사용합니다.
- 나이, 지역, 조직 조건이 적용됩니다.
ALcad
같은 앱에서 CAD 작업으로.
작업 선택 메뉴의 ALcad에서 회로도, PCB 레이아웃, 3D CAD, 3D 조립, SI/PI 분석 화면으로 전환하세요. 이전에 ALcad 아래에 있던 웨이퍼 공정 및 팹은 이제 vFactory에 있습니다. ALcad 이름과 전용 UI를 유지합니다.
회로 작업 공간
회로도 캔버스에서 부품과 연결 관계를 살펴봅니다.
부품 속성
선택한 부품의 속성과 회로 매개변수를 확인합니다.
vFactory는 웨이퍼 공정과 팹을 위해 DDS와 ALcad 옆에 새로 생긴 영역입니다. vFactory 살펴보기
연결된 설계 작업
소스에서 회로와 분석 결과까지.
저장된 결과 탭
실행 이름 전체가 들어가지 않을 만큼 좁은 저장된 결과 탭은 …1, …2처럼 서로 구별되는 짧은 부분을 남기고, 도구 설명에 전체 이름을 표시합니다. 제목이 같은 저장된 결과는 어느 실행의 결과인지 표시하며, 검색에서도 마찬가지입니다.
Live Run
프로젝트 탐색에서 Live Run을 선택하면 선택한 실행 환경이 제공하는 실행 화면을 확인할 수 있습니다. Search windows로 프로젝트 창 목록을 필터링합니다.
주간 QUOTA
Usage에는 선택한 조직의 활성 한도, 남은 양과 재설정 시점이 표시됩니다. 주간 QUOTA는 7일 주기를 사용합니다.
Split Editor Right
탭 메뉴에 Split Editor Right가 있으면 이 기능으로 소스와 그 회로도나 보고서를 나란히 배치하세요. 보고서는 실행 문맥을 보존하고 아티팩트 내용을 보여 줍니다.
Flow Navigator
DDS에서 Flow Navigator를 열고 필요한 기능을 선택하세요. RTL/SystemVerilog 개발과 ISA 설계를 하나의 작업 공간에서 진행합니다. ISA 설계 흐름은 Flow Navigator에서 엽니다. ISA는 Digital Design Studio의 셸, 설정, 탭, 하단 패널을 사용합니다.
모듈과 신호 연결 탐색
RTL 회로도에서 모듈, 포트와 네트를 따라가세요. 3D 계층 뷰로 전환하면 큰 설계의 구성과 연결을 입체적으로 확인할 수 있습니다.
전체 작업 흐름
설계와 제조를 하나의 앱에서.
2.1.2는 설계와 제조를 하나의 앱으로 잇습니다. DDS에서 블록을 설계하고, ALcad에서 회로와 보드를 준비하고, vFactory에서 웨이퍼가 되는 과정을 따라갑니다.
소스와 회로도
소스, 회로도와 입력, 출력, 내부 신호를 나란히 확인하세요.
명령 팔레트
명령 팔레트에 명령 이름을 입력해 계층, 개요, 파형을 표시하세요.
3D 계층
모듈의 3D 계층 옆에 테스트벤치를 여세요.
Roofline
Roofline에서 커널을 연산 한계선과 메모리 대역폭에 비교하세요.
분석 보고서
저장된 실행의 파형, 회로도, 성능 결과가 담긴 보고서를 읽어 보세요.
ALcad의 회로
같은 앱의 ALcad에서 회로와 보드를 준비하세요.
vFactory의 웨이퍼
3D로 기준 팹을 통과하는 로트를 따라가세요.
역할별 활용 사례
교육, 학생, 스타트업과 팀을 위해.
교육
하나의 앱에서 RTL, Flow Navigator의 ISA, ALcad와 Agent를 이 사이트와 같은 14개 언어로 제공합니다.
학생
.sv, .svh, .v, .vh 소스를 편집하고, PC에서 RTL 시뮬레이션을 실행하고, 각 실행의 기록된 파형을 확인하세요.
스타트업
Windows 또는 Linux에서 로컬 파일로 작업하거나, 로그인하고 브라우저에서 작업 공간을 여세요.
ASIC/FPGA 팀
Roofline 뷰에서 연산 처리량과 메모리 대역폭을 비교하고, 저장된 타이밍, PPA, 근거 값을 기록 그대로 확인하세요.
검증 엔지니어
출력에서 실패를 보고한 테스트벤치는 Testbench reported a failure로 표시되며, 데스크톱 앱에서는 각 시뮬레이터 오류가 해당 줄에서 편집기를 엽니다.
공정 및 팹 엔지니어
Cloud에서 Send to vFactory를 선택하면 GDS 뷰어의 레이아웃으로 Design to wafer가 열립니다. vFactory 살펴보기
기능별 실행 환경
실행 환경마다 지원하는 범위를 제공합니다.
- Flow Navigator의 ISA 설계: RV64·IM·A 프로필의 RISC-V 가져오기.
- QEDA(초전도 transmon·CPW 연구 모델): OpenQASM 회로 가져오기는 Windows·Linux 데스크톱, 파라미터 레이아웃과 전자기 해석은 Linux 데스크톱에서 사용할 수 있습니다.
- 내장 HLS(정수 C 부분 집합 → RTL): Linux 데스크톱입니다.
- Evolve 가상 FPGA 후보 탐색: Linux 데스크톱.
- 프로젝트 링크 공유(Cloud 개인 프로젝트): 로그인 필요, 기본 읽기 권한, 링크는 24시간 뒤 만료됩니다.
- 비공개 오류 보고: 심각한 중단이나 저장 실패 때만 안내합니다. 내용을 확인하고 보내기를 누르기 전에는 전송하지 않으며, 보낸 보고는 30일 뒤 삭제합니다.
- 표시 언어: 앱은 이 사이트와 같은 14개 언어를 제공합니다.
작업 환경 선택
설계에 맞는 작업 환경.
데스크톱 앱, Cloud 작업 공간과 CLI 중에서 작업에 맞는 경로를 선택하세요.
Cloud
Altifigence에 로그인하고 브라우저에서 작업 공간을 여세요. Cloud 창으로 돌아오면 그 창의 편집기와 준비 중인 RTL 회로도가 다시 불러오지 않고 그대로 유지됩니다. 프로덕션 빌드에서 로그인 전 Cloud 시작 페이지를 위해 내려받는 코드는 1.18 MB에서 0.72 MB(gzip)로, 프로젝트 목록은 1.25 MB에서 0.79 MB로 줄었습니다.
Cloud에서 무료로 시작명령줄
Altifigence CLI의 명령과 스크립트·CI 연동 방법을 확인하세요.
CLI 문서 보기MCP
Linux CLI에는 사용자 컴퓨터에서 실행되는 로컬 MCP 프로세스인 alti-mcp가 포함되어 있습니다. Cloud MCP는 Account 로그인과 조직 동의를 사용합니다.
MCP 가이드 읽기Git
Windows 앱에서 Git은 PC의 폴더에 있는 프로젝트에서 작동합니다. Source Control에서 저장된 변경 내역을 검토하고, 변경 사항을 스테이징하고 커밋하세요.
소스 제어 가이드 읽기자주 묻는 질문
- RTL 시뮬레이션은 어디에서 실행되나요?
- 시뮬레이션은 사용자 PC에서 실행되며 Cloud 작업을 시작하지 않습니다.
- 실행 중인 앱을 다시 열면 어떻게 되나요?
- Windows와 데스크톱 세션 버스가 있는 Linux에서는 앱을 다시 실행하면 실행 중인 창을 복원하고 저장하지 않은 편집 내용을 유지하며, 다른 인스턴스를 열지 않습니다.
- Windows에서 업데이트는 어떻게 설치되나요?
- 업데이트가 설치되는 동안 대화 상자에 진행 상황이 표시되며, 이후 Digital Design Studio가 닫혔다가 새 버전으로 다시 열립니다.
- Agent가 프로젝트 파일을 읽을 수 있나요?
- 프로젝트 읽기가 ask로 설정되어 있으면 프로젝트 파일을 읽기 전에 승인을 요청합니다.
- 시뮬레이션 실행은 어디에 보관되나요?
- 각 실행은 프로젝트의 .alti/sim/ 아래 별도 폴더에 파형, receipt.json과 함께 보관됩니다. Digital Design Studio는 가장 최근 실행 20개를 보관합니다.
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