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Digital Design Studio
하나의 제품 워크스페이스에서 RTL/SystemVerilog 개발, ISA 설계, 지원되는 분석·검증과 Evolve를 이어가고, 설계 옆에서 Agent와 함께 작업합니다.
작업 공간 살펴보기점에 마우스를 올리거나 눌러 화면을 살펴보세요.
분석 탐색기
저장된 실행별 파형, 회로도, 성능 결과와 보고서를 오가며 살펴봅니다.
맥락이 있는 성능 지표
성능 그래프와 해석을 원본 아티팩트 정보와 함께 확인합니다.
기록 값
WNS, TNS와 실패 경로를 기록된 단위마다 하나의 눈금에서 비교합니다.
원본 파일
각 절은 읽어 온 저장 결과 파일(timing.json, ppa.json 등)을 표시합니다.
연산·메모리 한계
연산 한계선과 메모리 대역폭 위에서 측정한 커널의 위치를 확인합니다.
그래프 레이어
실행 요약 옆에서 한계선, 커널과 라벨 표시를 선택합니다.
설계 계층
프로젝트 구조를 유지하며 모듈 인스턴스와 해당 소스 위치를 탐색합니다.
신호 개요
현재 소스의 입력, 출력과 내부 신호를 나란히 확인합니다.
선택한 모듈
모듈을 선택하고 회로도에서 입력과 출력 연결을 추적합니다.
셀 연결 정보
선택한 셀의 포트, 네트, 신호 종류와 연결된 이웃을 확인합니다.
회로 작업 공간
회로도 캔버스에서 부품과 연결 관계를 살펴봅니다.
부품 속성
선택한 부품의 속성과 회로 매개변수를 확인합니다.
주간 QUOTA
Agent와 Cloud 컴퓨팅은 같은 주간 QUOTA를 사용하며, 프로젝트 패널과 설정에 표시됩니다.
대화 기록과 설정
보관된 대화를 열거나, AI 설정에서 보관 기간, 웹 검색, 프로젝트 읽기 승인을 바꿉니다.
