Digital Design Studio
Kerjakan RTL/SystemVerilog, desain ISA, analisis dan verifikasi yang didukung, serta Evolve dalam satu ruang kerja produk, dengan Agent di samping desain Anda.
Jelajahi ruang kerjaArahkan kursor ke titik atau pilih titik untuk menjelajahi ruang kerja.
Jelajahi eksekusi tersimpan beserta gelombang, skema, hasil kinerja, dan laporannya.
Tinjau grafik kinerja bersama interpretasi dan artefak sumbernya.
Bandingkan WNS, TNS, dan jalur gagal pada satu skala untuk setiap satuan yang tercatat.
Setiap bagian menyebut berkas hasil tersimpan yang dibacanya, seperti timing.json atau ppa.json.
Bandingkan kernel yang diukur dengan batas komputasi dan memori.
Pilih batas, kernel, dan label di samping ringkasan eksekusi.
Telusuri instans modul dan lokasi sumbernya tanpa kehilangan struktur proyek.
Tinjau masukan, keluaran, dan sinyal internal di samping berkas aktif.
Periksa modul dan ikuti koneksi masuk serta keluarnya di seluruh skema.
Tinjau port, net, kategori sinyal, dan tetangga terhubung dari sel terpilih.
Jelajahi komponen dan koneksinya pada skema.
Periksa komponen yang dipilih dan parameter sirkuitnya.
Agent dan komputasi Cloud memakai QUOTA mingguan yang sama, yang ditampilkan di panel proyek dan pengaturan.
Buka obrolan tersimpan, atau ubah masa simpan, pencarian web, dan persetujuan membaca proyek di pengaturan AI.
