Digital Design Studio
Làm việc với RTL/SystemVerilog, thiết kế ISA, phân tích và xác minh được hỗ trợ cùng Evolve trong một không gian sản phẩm, có Agent ngay bên cạnh thiết kế.
Khám phá không gian làm việcDi chuột lên hoặc chọn một điểm để khám phá không gian làm việc.
Chuyển giữa các lần chạy đã lưu cùng dạng sóng, sơ đồ, kết quả và báo cáo.
Xem biểu đồ hiệu năng cùng diễn giải và hiện vật nguồn.
So sánh WNS, TNS và các đường lỗi trên một thang cho mỗi đơn vị đã ghi.
Mỗi phần ghi rõ tệp kết quả đã lưu mà nó đọc, như timing.json hoặc ppa.json.
Đối chiếu các kernel đã đo với giới hạn tính toán và bộ nhớ.
Chọn giới hạn, kernel và nhãn hiển thị cạnh bản tóm tắt lần chạy.
Duyệt các thể hiện mô-đun và vị trí mã nguồn mà vẫn giữ ngữ cảnh cấu trúc dự án.
Xem đầu vào, đầu ra và tín hiệu nội bộ bên cạnh tệp đang mở.
Kiểm tra mô-đun và theo dõi kết nối vào, ra trên sơ đồ.
Xem cổng, lưới kết nối, loại tín hiệu và các phần tử nối với ô đã chọn.
Khám phá linh kiện và kết nối trên sơ đồ.
Kiểm tra linh kiện đã chọn và các thông số mạch.
Agent và tài nguyên tính toán Cloud dùng chung QUOTA hằng tuần, hiển thị trong bảng dự án và phần cài đặt.
Mở các cuộc trò chuyện đã lưu, hoặc đổi thời gian lưu, tìm kiếm web và phê duyệt đọc dự án trong cài đặt AI.
