Digital Design Studio
在同一產品工作區中完成 RTL/SystemVerilog 開發、ISA 設計,以及受支援的分析、驗證和 Evolve 工作流,並在設計旁與 Agent 一起作業。
探索工作區將游標移到圓點上或點選圓點,探索工作區。

切換已儲存的執行及其波形、電路圖、效能結果與報告。
搭配解讀和來源產物資訊檢視效能圖表。

依每個記錄單位,在同一刻度上比較 WNS、TNS 與失敗路徑。
每個段落都標示所讀取的已儲存結果檔,例如 timing.json 或 ppa.json。

對照運算上限及記憶體頻寬,查看量測核心的位置。
在執行摘要旁選擇要顯示的上限、核心與標籤。

在保留專案結構的同時,瀏覽模組實例及其原始碼位置。
在目前原始碼旁檢視輸入、輸出與內部訊號。

選取模組並追蹤電路圖中的輸入與輸出連接。
檢視選取單元的連接埠、網路、訊號類別與相鄰單元。

在電路圖畫布上探索元件與連接。
檢視所選元件與電路參數。

Agent 與 Cloud 運算共用每週 QUOTA,顯示於專案面板與設定中。
開啟保存的對話,或在 AI 設定中變更保存期間、網頁搜尋與專案讀取核准。
