Digital Design Studio
1つの製品ワークスペースでRTL/SystemVerilog開発、ISA設計、対応する解析・検証・Evolveを利用し、設計の横でAgentと作業できます。
ワークスペースを見る点にカーソルを合わせるか選択して、画面を確認できます。

保存した実行と、その波形、回路図、性能結果、レポートを切り替えます。
性能グラフを解釈や元のアーティファクト情報とともに確認します。

WNS、TNS、失敗パスを、記録された単位ごとに一つの目盛りで比較します。
各セクションに、読み込んだ保存済み結果ファイル(timing.json、ppa.jsonなど)を表示します。

演算上限とメモリ帯域幅に対する測定カーネルの位置を確認します。
実行概要とともに表示する上限、カーネル、ラベルを選択します。

プロジェクト構造を保ちながらモジュールインスタンスとソース位置を探索します。
現在のソースと並べて入力、出力、内部信号を確認します。

モジュールを選択し、回路図上の入出力接続を確認します。
選択したセルのポート、ネット、信号の種類、接続先を確認します。

回路図キャンバスで部品と接続を確認します。
選択した部品と回路パラメーターを確認します。

AgentとCloudのコンピュートは同じ週間QUOTAを使います。QUOTAはプロジェクトパネルと設定に表示されます。
保存された会話を開いたり、AI設定で保存期間、ウェブ検索、プロジェクト読み取りの承認を変更したりできます。
