Desktop
WindowsまたはLinuxのDigital Design Studioでローカルファイルを扱えます。Windowsでは、2.1.2から以降のバージョンへの更新でWindowsの再起動を求められなくなりました。
ダウンロードを選ぶDigital Design Studio
Verilog & SystemVerilog RTL開発。
Windows · Linux · Cloud
Digital Design Studioは、RTL、Flow NavigatorのISA、ALcad、Agentを一つのアプリにまとめています。
Digital Design StudioでVerilog・SystemVerilogの開発、対応するRTLシミュレーション、ISA・Evolve・Agent・ALcad・vFactoryを利用できます。RTLとCADは作業に応じた専用インターフェースを備えています。
記述
VerilogとSystemVerilogの開発。
モジュール階層や信号の概要を見ながら、.sv、.svh、.v、.vhのソースを編集できます。設計全体を見失うことなく、インスタンスからソースへ移動できます。
設計階層
プロジェクト構造を保ちながらモジュールインスタンスとソース位置を探索します。
信号の概要
現在のソースと並べて入力、出力、内部信号を確認します。
SystemCファイルのHintsBox
SystemCファイルでは、HintsBoxがsc_moduleクラスを含むローカルな概要と宣言の候補を表示します。
- .vhを使うヘッダーファイルを認識し、編集できます。
- .vファイルは、プロジェクトの検出とアウトラインで使われる明示的なRTLプロジェクト入力にもなります。
- defineは、SIMULATIONやWIDTH=8のようにNAMEまたはNAME=VALUEの形で指定し、コマンドラインの-D接頭辞は付けません。
RTLシミュレーション
RTLシミュレーションをPCで実行する。
シミュレーションはPC上で実行され、Cloudジョブは開始しません。
Testbench reported a failure
出力で失敗を報告したテストベンチは、シミュレーターが正常終了しても「Testbench reported a failure」と表示されます。以前は合格として表示されていました。
- デスクトップアプリでは、シミュレーターのエラーと警告がプロジェクトファイルと行とともに一覧表示されます。項目を選ぶと、その行でエディターが開きます。
- Testbenchビューでは、各SystemVerilogパッケージを、それを使うファイルより先にシミュレーターへ送ります。
- Runは、変更された.v、.sv、.svh、.vhファイルを最初に保存します。
- Digital Design Studioは最新の20件の実行を保持します。
- 各実行は、プロジェクトの.alti/sim/の下にある専用フォルダーに、波形とreceipt.jsonとともに保存されます。
解析
結果を次の一歩につなげる。
解析は、RTLとISAの作業で共通の結果確認エリアです。左側のレールから解析を開き、保存した実行を選んで、アーティファクトを選択します。実行の一覧では、結果がモジュールごとにまとめられます。
解析ナビゲーター
保存した実行と、その波形、回路図、性能結果、レポートを切り替えます。
指標とその背景
Perfは選択した実行のperf.jsonを読み込み、保存された観測値を指標とグラフで表示します。
- 波形ナビゲーションで記録された信号のタイムラインを確認し、対応するソースやモジュールの文脈に戻れます。
- 解析、トレース、Evolveの作業をプロジェクトにつなげます。
性能解析
演算上限とメモリ帯域幅。
Rooflineビューで演算スループットとメモリ帯域を比較できます。
演算とメモリの上限
演算上限とメモリ帯域幅に対する測定カーネルの位置を確認します。
グラフのレイヤー
実行概要とともに表示する上限、カーネル、ラベルを選択します。
記録された結果
タイミング、PPA、根拠は一つのSignoffビューを共有します。
利用できる指標と欠けているセクションを表示します。UI上の判定や推定値は確認を助けるためのもので、独立したタイミングクロージャー、製造承認、正式なサインオフではありません。
記録値
WNS、TNS、失敗パスを、記録された単位ごとに一つの目盛りで比較します。保存されたタイミング、PPA、根拠の値を記録どおりに確認できます。リリース判定は計算しません。
- 未対応・未実行の結果を成功として表示しません。
- 各セクションに、読み込んだ保存済み結果ファイル（timing.json、ppa.jsonなど）を表示します。
質問
設計を見ながらAgentと作業。
AgentはAIパネルと専用ウィンドウで応答します。プロジェクトの読み取りがaskの場合、ファイルを読む前に承認を求めます。
設計を横に置いたままAgentに質問
検索は、AgentでもOwn API keyでもオフの状態で始まります。
- 設定を変更しない限り会話はアカウントに30日間保存されます。Agentはプランの週間QUOTAを使い、ウェブ検索には別途同意が必要です。
- AgentとCloudのコンピュートは、週間QUOTAを共有します。
- 年齢・地域・組織の条件が適用されます。
ALcad
同じアプリでCADへ進む。
ワークスペースメニューからALcadのSchematic、PCB Layout、3D CAD、3D Assembly、SI / PI Analysisを選びます。以前ALcadの下にあったWafer Process & Fabは、現在vFactoryにあります。ALcadの名称と専用UIは維持されます。
回路ワークスペース
回路図キャンバスで部品と接続を確認します。
部品のプロパティ
選択した部品と回路パラメーターを確認します。
vFactoryは、DDSとALcadの隣に新しく加わった、ウェハープロセスとファブのための領域です。 vFactoryを見る
作業のつながりを見る
RTLソースから回路、解析へ。
保存した結果のタブ
幅が狭く実行名全体が入らない保存結果のタブには、…1、…2のように区別できる短い部分が残り、ツールチップに完全な名前が表示されます。同じタイトルの保存結果には、検索でも、どの実行のものかが表示されます。
Live Run
プロジェクトナビゲーションでLive Runを選ぶと、選択した環境が提供する実行画面を確認できます。Search windowsでプロジェクトのウィンドウ一覧を絞り込めます。
週間QUOTA
Usageには、選択した組織の有効な割り当て、残量、リセット時期が表示されます。週間QUOTAは7日周期です。
Split Editor Right
タブメニューにSplit Editor Rightがある場合は、それを使ってソースとその回路図やレポートを並べて表示します。レポートは実行の文脈を保持し、アーティファクトの内容を表示します。
Flow Navigator
DDSでFlow Navigatorを開き、必要な機能を選びます。RTL/SystemVerilog開発とISA設計を一つのワークスペースにまとめます。ISA DesignのフローはFlow Navigatorから開きます。ISAは、Digital Design Studioのシェル、設定、タブ、下部パネルを使います。
すべての接続をたどる。
回路図上でモジュール、ポート、ネットをたどれます。3D階層ビューに切り替えれば、大きな設計を構成する各要素の関係を確認できます。
全工程のワークフロー
設計と製造を一つのアプリで。
バージョン2.1.2は、設計と製造を一つのアプリでつなぎます。DDSでブロックを設計し、ALcadで回路とボードを準備し、vFactoryでウェーハになるまでをたどれます。
ソースと回路図
ソース、回路図、入力、出力、内部信号を並べて確認します。
コマンドパレット
コマンドパレットにコマンド名を入力して、階層、概要、波形を表示します。
3D階層
モジュールの3D階層の横にテストベンチを開きます。
Roofline
Rooflineでカーネルを演算上限とメモリ帯域幅に照らして比較します。
解析レポート
保存した実行の波形、回路図、性能結果を含むレポートを確認します。
ALcadの回路
同じアプリ内のALcadで回路とボードを準備します。
vFactoryのウェハー
参照ファブ内を進むロットを3Dでたどります。
役割別の活用例
教育、学生、スタートアップ、チームに。
教育
一つのアプリでRTL、Flow NavigatorのISA、ALcad、Agentを、本サイトと同じ14言語で使えます。
学生
.sv、.svh、.v、.vhのソースを編集し、PCでRTLシミュレーションを実行して、各実行で記録された波形を確認します。
スタートアップ
WindowsまたはLinuxでローカルファイルを使って作業するか、サインインしてブラウザーからワークスペースを開きます。
ASIC/FPGAチーム
Rooflineビューで演算スループットとメモリ帯域を比較し、保存されたタイミング、PPA、根拠の値を記録どおりに確認します。
検証エンジニア
出力で失敗を報告したテストベンチは「Testbench reported a failure」と表示され、デスクトップアプリでは各シミュレーターエラーから該当行でエディターが開きます。
プロセス・ファブエンジニア
Cloudでは、Send to vFactoryでGDSビューアーのレイアウトを使ってDesign to waferを開きます。vFactoryを見る
機能の実行環境
各環境が対応する機能を提供。
- Flow Navigator内のISA Design：RV64・IM・AプロファイルでのRISC-V取り込み。
- QEDA（超伝導トランズモンとCPWの研究モデル）：OpenQASM回路取り込みはWindows・Linuxデスクトップ、パラメトリックレイアウトと電磁界解析はLinuxデスクトップ。
- 内蔵HLS（整数Cの部分集合からRTL）：Linuxデスクトップ。
- Evolveの仮想FPGA候補探索：Linuxデスクトップ。
- プロジェクトのリンク共有（Cloudの個人プロジェクト）：ログインが必要で、既定は読み取り権限、リンクは24時間で失効します。
- 非公開エラーレポート：重大なクラッシュまたは保存失敗の後にのみ案内します。内容を確認して“報告を送信”を選ぶまで何も送信せず、送信済みレポートは30日後に削除します。
- 表示言語：アプリは本サイトと同じ14言語を選択できます。
作業する環境を選ぶ
ワークスペースを選ぼう。
デスクトップアプリ、Cloudワークスペース、自動化に組み込むCLIから選べます。
Cloud
Altifigenceにサインインし、ブラウザーからワークスペースを開けます。Cloudのウィンドウに戻ると、そのエディターと準備中のRTL回路図は、再読み込みされずにそのまま残ります。本番ビルドでは、サインイン前のCloudスタートページ用にダウンロードされるコードが1.18 MBから0.72 MB（gzip）に、プロジェクト一覧用が1.25 MBから0.79 MBに減りました。
Cloudで無料で始めるコマンドライン
Altifigence CLIをスクリプトやCIワークフローで使えます。
CLIガイドを読むMCP
Linux CLIには、ユーザーのコンピューターで実行するローカルMCPプロセスのalti-mcpが含まれています。Cloud MCPはAccountへのサインインと組織の同意を使用します。
MCPガイドを読むGit
Windowsアプリでは、PC上のフォルダーにあるプロジェクトでGitを使えます。Source Controlで保存された差分を確認し、変更をステージしてコミットします。
ソース管理ガイドを読むよくある質問
- RTLシミュレーションはどこで実行されますか？
- シミュレーションはPC上で実行され、Cloudジョブは開始しません。
- 実行中のアプリをもう一度開くとどうなりますか？
- Windows、およびデスクトップセッションバスのあるLinuxでは、アプリを再起動すると、別のインスタンスを開かずに実行中のウィンドウを復元し、未保存の編集内容を保持します。
- Windowsで更新はどのようにインストールされますか？
- 更新のインストール中はダイアログに進行状況が表示され、その後Digital Design Studioが閉じて新しいバージョンで再び開きます。
- Agentはプロジェクトファイルを読めますか？
- プロジェクトの読み取りがaskの場合、ファイルを読む前に承認を求めます。
- シミュレーションの実行はどこに保存されますか？
- 各実行は、プロジェクトの.alti/sim/の下にある専用フォルダーに、波形とreceipt.jsonとともに保存されます。Digital Design Studioは最新の20件の実行を保持します。
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