Desktop
Arbeiten Sie mit lokalen Dateien in Digital Design Studio unter Windows oder Linux. Unter Windows verlangen Updates von 2.1.2 auf spätere Versionen keinen Neustart von Windows mehr.
Download auswählenDigital Design Studio
Verilog & SystemVerilog RTL-Entwicklung.
Windows · Linux · Cloud
Digital Design Studio vereint RTL, ISA im Flow Navigator, ALcad und Agent in einer Anwendung.
Entwickeln Sie Verilog und SystemVerilog, führen Sie unterstützte RTL-Simulationen aus und nutzen Sie ISA, Evolve, Agent, ALcad und vFactory in Digital Design Studio. RTL und CAD behalten ihre eigenen Oberflächen für die jeweilige Arbeit.
Schreiben
Entwicklung in Verilog und SystemVerilog.
Bearbeiten Sie .sv-, .svh-, .v- und .vh-Dateien mit Modulhierarchie und Signalübersicht. Wechseln Sie von einer Instanz direkt zum Quellcode, ohne das Gesamtdesign aus den Augen zu verlieren.
Entwurfshierarchie
Modulinstanzen und Quellcodestellen aufrufen, ohne die Projektstruktur aus dem Blick zu verlieren.
Signalübersicht
Ein-, Ausgänge und interne Signale neben der aktiven Quelldatei prüfen.
HintsBox in SystemC-Dateien
In SystemC-Dateien zeigt HintsBox eine lokale Übersicht und Deklarationsvorschläge, einschließlich sc_module-Klassen.
- Header-Dateien mit .vh werden erkannt und lassen sich bearbeiten.
- Eine .v-Datei kann auch eine explizite RTL-Projekteingabe sein, die die Projekterkennung und die Signalübersicht verwenden.
- Defines verwenden NAME oder NAME=VALUE, etwa SIMULATION oder WIDTH=8, ohne das Befehlszeilenpräfix -D.
RTL-Simulation
Führen Sie RTL-Simulationen auf Ihrem PC aus.
Die Simulation läuft auf Ihrem PC und startet keinen Cloud-Job.
Testbench reported a failure
Eine Testbench, die in ihrer Ausgabe einen Fehler meldet, wird als Testbench reported a failure angezeigt, auch wenn der Simulator normal beendet wird. Zuvor wurde sie als bestanden angezeigt.
- In der Desktop-App werden Fehler und Warnungen des Simulators mit Projektdatei und Zeile aufgelistet. Wählen Sie einen Eintrag, um den Editor in dieser Zeile zu öffnen.
- In der Testbench-Ansicht wird jedes SystemVerilog-Paket vor den Dateien, die es verwenden, an den Simulator übergeben.
- Run speichert zuerst geänderte .v-, .sv-, .svh- und .vh-Dateien.
- Digital Design Studio behält die 20 neuesten Läufe.
- Jeder Lauf liegt in einem eigenen Ordner unter .alti/sim/ des Projekts, mit der Wellenform und einer receipt.json.
Analysieren
Ergebnisse direkt in nächste Schritte umwandeln.
Analyse ist der gemeinsame Bereich zur Ergebnisprüfung für RTL- und ISA-Arbeit. Öffnen Sie Analyse in der linken Leiste, wählen Sie einen gespeicherten Lauf und dann ein Artefakt. Die Laufliste gruppiert Ergebnisse nach Modul.
Analysenavigator
Zwischen gespeicherten Läufen und deren Wellenformen, Schaltplänen, Ergebnissen und Berichten wechseln.
Kennzahlen im Kontext
Perf liest perf.json des ausgewählten Laufs und zeigt die gespeicherten Beobachtungen als Kennzahlen und Diagramme.
- Untersuchen Sie mit der Wellenform-Navigation den aufgezeichneten Signalverlauf und kehren Sie dann zum zugehörigen Quellcode oder Modulkontext zurück.
- Halten Sie Analyse, Trace und Evolve mit dem Projekt verbunden.
Leistungsanalyse
Rechengrenzen und Speicherbandbreite.
Vergleichen Sie Rechendurchsatz und Speicherbandbreite in der Roofline-Ansicht.
Rechen- und Speichergrenzen
Vergleichen Sie gemessene Kernel mit den Rechen- und Speichergrenzen.
Diagrammebenen
Wählen Sie Grenzen, Kernel und Beschriftungen neben der Laufübersicht.
Gespeicherte Ergebnisse
Timing, PPA und Nachweise teilen sich eine Signoff-Ansicht.
Sie zeigt verfügbare Kennzahlen und fehlende Abschnitte. Ein Urteil oder eine Schätzung in der UI dient der Prüfung und ist weder ein unabhängiger Timing-Abschluss noch eine Fertigungsfreigabe oder ein formales Signoff.
Aufgezeichnete Werte
Vergleichen Sie WNS, TNS und fehlschlagende Pfade auf einer Skala je aufgezeichneter Einheit. Prüfen Sie gespeicherte Timing-, PPA- und Nachweiswerte so, wie sie aufgezeichnet wurden – ohne berechnetes Freigabeurteil.
- Nicht unterstützte oder nicht ausgeführte Ergebnisse werden nicht als erfolgreich angezeigt.
- Jeder Abschnitt nennt die gespeicherte Ergebnisdatei, die er liest, etwa timing.json oder ppa.json.
Fragen
Arbeiten Sie mit Agent neben Ihrem Entwurf.
Agent antwortet im AI-Bereich und im eigenen Fenster. Bei Projektlesezugriffen im Modus ask fragt er vor dem Lesen von Dateien nach Ihrer Freigabe.
Fragen Sie Agent neben Ihrem Entwurf
Die Suche ist sowohl für Agent als auch für Own API key anfangs ausgeschaltet.
- Chats bleiben 30 Tage im Konto, sofern Sie die Einstellung nicht ändern. Agent nutzt die wöchentliche QUOTA Ihres Tarifs; die Websuche erfordert eine eigene Einwilligung.
- Agent und Cloud-Rechenleistung teilen sich die wöchentliche QUOTA.
- Alters-, Regions- und Organisationsbedingungen gelten.
ALcad
Wechseln Sie in derselben Anwendung zu CAD.
Wählen Sie ALcad-Arbeitsbereiche im Menü: Schematic, PCB Layout, 3D CAD, 3D Assembly und SI / PI Analysis. Wafer Process & Fab, früher unter ALcad, befindet sich jetzt in vFactory. ALcad behält Namen und eigene UI.
Schaltplan
Erkunden Sie Bauteile und ihre Verbindungen im Schaltplan.
Bauteileigenschaften
Prüfen Sie das ausgewählte Bauteil und seine Parameter.
vFactory ist ein neuer Bereich neben DDS und ALcad für Waferprozesse und Fabs. vFactory erkunden
Sehen Sie, wie die Arbeit ineinandergreift
Vom RTL-Quellcode bis zu Schaltungen und Analysen.
Tabs gespeicherter Ergebnisse
Tabs gespeicherter Ergebnisse, die für den vollständigen Laufnamen zu schmal sind, behalten einen kurzen unterscheidenden Teil wie …1 und …2, und der Tooltip zeigt den vollständigen Namen. Gespeicherte Ergebnisse mit demselben Titel zeigen, zu welchem Lauf sie gehören, auch in der Suche.
Live Run
Wählen Sie Live Run in der Projektnavigation, um die Laufoberfläche zu prüfen, die die ausgewählte Umgebung bietet. Mit Search windows filtern Sie die Fensterliste des Projekts.
Wöchentliche QUOTA
Usage zeigt das aktive Kontingent, die verbleibende Menge und die Zurücksetzung für die ausgewählte Organisation. Die wöchentliche QUOTA nutzt Zyklen von sieben Tagen.
Split Editor Right
Wenn das Tab-Menü Split Editor Right anbietet, platzieren Sie damit den Quellcode und seinen Schaltplan oder Bericht nebeneinander. Berichte bewahren den Laufkontext und zeigen den Inhalt der Artefakte.
Flow Navigator
Öffnen Sie in DDS den Flow Navigator und wählen Sie die benötigte Funktion. Verbinden Sie RTL/SystemVerilog-Entwicklung und ISA-Entwurf in einem Arbeitsbereich; ISA-Design-Abläufe öffnen Sie im Flow Navigator. ISA nutzt die Shell, die Einstellungen, die Tabs und das untere Panel von Digital Design Studio.
Verfolgen Sie jede Verbindung.
Verfolgen Sie Module, Ports und Netze im Schaltplan. Wechseln Sie in die 3D-Hierarchie, um das Zusammenspiel der Komponenten eines größeren Designs zu sehen.
Durchgängiger Arbeitsablauf
Design und Fertigung in einer App.
Version 2.1.2 verbindet Design und Fertigung in einer App: Entwerfen Sie einen Block in DDS, bereiten Sie Schaltungen und Platine in ALcad vor und verfolgen Sie in vFactory den Weg zum Wafer.
Quellcode und Schaltplan
Prüfen Sie Quellcode, Schaltplan sowie Ein- und Ausgänge und interne Signale nebeneinander.
Befehlspalette
Geben Sie in der Befehlspalette einen Befehlsnamen ein, um Hierarchie, Übersicht oder Signalverlauf anzuzeigen.
3D-Hierarchie
Öffnen Sie die Testbench neben der 3D-Hierarchie ihrer Module.
Roofline
Vergleichen Sie Kernel mit Rechengrenzen und Speicherbandbreite in Roofline.
Analysebericht
Lesen Sie den Bericht eines gespeicherten Laufs mit seinen Wellenformen, Schaltplänen und Leistungsergebnissen.
Schaltungen in ALcad
Bereiten Sie Schaltungen und Platinen in ALcad in derselben Anwendung vor.
Wafer in vFactory
Verfolgen Sie ein Los durch die Referenz-Fab in 3D.
Anwendungsfälle nach Rolle
Für Bildung, Studierende, Start-ups und Teams.
Bildung
Eine Anwendung vereint RTL, ISA im Flow Navigator, ALcad und Agent in denselben 14 Sprachen wie diese Website.
Studierende
Bearbeiten Sie .sv-, .svh-, .v- und .vh-Quelldateien, führen Sie RTL-Simulationen auf Ihrem PC aus und prüfen Sie die aufgezeichnete Wellenform jedes Laufs.
Start-ups
Arbeiten Sie mit lokalen Dateien unter Windows oder Linux, oder melden Sie sich an und öffnen Sie Ihren Arbeitsbereich im Browser.
ASIC/FPGA-Teams
Vergleichen Sie Rechendurchsatz und Speicherbandbreite in der Roofline-Ansicht und prüfen Sie gespeicherte Timing-, PPA- und Nachweiswerte so, wie sie aufgezeichnet wurden.
Verifikationsingenieure
Eine Testbench, die in ihrer Ausgabe einen Fehler meldet, wird als Testbench reported a failure angezeigt, und in der Desktop-App öffnet jeder Simulatorfehler den Editor in der zugehörigen Zeile.
Prozess- und Fab-Ingenieure
In Cloud öffnet Send to vFactory die Ansicht Design to wafer mit einem Layout aus dem GDS-Viewer. vFactory erkunden
Wo Funktionen laufen
Jede Umgebung bietet ihre unterstützten Funktionen.
- ISA Design im Flow Navigator: RISC-V-Import mit RV64-, IM- und A-Profilen.
- QEDA (Forschungsmodelle für supraleitende Transmons und CPW): OpenQASM-Schaltungsimport auf Windows- und Linux-Desktop; parametrisches Layout und elektromagnetische Analyse auf Linux-Desktop.
- Integriertes HLS (ganzzahlige C-Teilmenge zu RTL): Linux-Desktop.
- Evolve-Kandidatensuche für virtuelle FPGA: Linux-Desktop.
- Projektlinks teilen (Cloud, persönliche Projekte): Anmeldung erforderlich, standardmäßig Lesezugriff, Ablauf nach 24 Stunden.
- Private Fehlerberichte werden nur nach schweren Abstürzen oder fehlgeschlagenem Speichern angeboten. Vor Ihrer Prüfung und der Auswahl von “Meldung senden” wird nichts gesendet; gesendete Berichte werden nach 30 Tagen gelöscht.
- Anzeigesprachen: Die App bietet dieselben 14 Sprachen wie diese Website.
Wählen Sie Ihre Arbeitsumgebung
Wählen Sie Ihren Arbeitsbereich.
Nutzen Sie die Desktop-App, öffnen Sie einen Cloud-Arbeitsbereich oder integrieren Sie die CLI in Ihre Automatisierung.
Cloud
Melden Sie sich bei Altifigence an und öffnen Sie Ihren Arbeitsbereich im Browser. Wenn Sie zu einem Cloud-Fenster zurückkehren, bleiben dessen Editoren und ein RTL-Schaltplan, der gerade vorbereitet wird, unverändert, statt neu zu laden. In Produktions-Builds sank der Code, der vor der Anmeldung für die Cloud-Startseite heruntergeladen wird, von 1,18 MB auf 0,72 MB (gzip) und für die Projektliste von 1,25 MB auf 0,79 MB.
Kostenlos in der Cloud startenBefehlszeile
Nutzen Sie Altifigence CLI mit Skripten und CI-Workflows.
CLI-Leitfaden lesenMCP
Die Linux CLI enthält alti-mcp, einen lokalen MCP-Prozess, der auf Ihrem Computer läuft. Cloud MCP verwendet die Anmeldung über Account und die Zustimmung der Organisation.
MCP-Anleitung lesenGit
In der Windows-App arbeitet Git mit Projekten in Ordnern auf Ihrem PC. Prüfen Sie gespeicherte Diffs, merken Sie Änderungen vor und committen Sie sie in Source Control.
Anleitung zur Quellcodeverwaltung lesenHäufig gestellte Fragen
- Wo läuft die RTL-Simulation?
- Die Simulation läuft auf Ihrem PC und startet keinen Cloud-Job.
- Was passiert, wenn ich die App erneut öffne, während sie läuft?
- Unter Windows und unter Linux mit einem Desktop-Sitzungsbus wird beim erneuten Start der App das laufende Fenster wiederhergestellt und ungespeicherte Änderungen bleiben erhalten, statt eine weitere Instanz zu öffnen.
- Wie wird ein Update unter Windows installiert?
- Während der Installation eines Updates zeigt ein Dialog den Fortschritt an. Danach schließt sich Digital Design Studio und öffnet sich in der neuen Version erneut.
- Kann Agent meine Projektdateien lesen?
- Bei Projektlesezugriffen im Modus ask fragt er vor dem Lesen von Dateien nach Ihrer Freigabe.
- Wo werden Simulationsläufe gespeichert?
- Jeder Lauf liegt in einem eigenen Ordner unter .alti/sim/ des Projekts, mit der Wellenform und einer receipt.json. Digital Design Studio behält die 20 neuesten Läufe.
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