Aplikasi desktop
Kerjakan berkas lokal di Digital Design Studio pada Windows atau Linux. Di Windows, pembaruan dari 2.1.2 ke versi berikutnya tidak lagi meminta Anda memulai ulang Windows.
Pilih unduhan AndaDigital Design Studio
Verilog & SystemVerilog Pengembangan RTL.
Windows · Linux · Cloud
Digital Design Studio menyatukan RTL, ISA di Flow Navigator, ALcad, dan Agent dalam satu aplikasi.
Kembangkan Verilog dan SystemVerilog, jalankan simulasi RTL yang didukung, serta gunakan ISA, Evolve, Agent, ALcad, dan vFactory di Digital Design Studio. RTL dan CAD tetap memiliki antarmuka khusus sesuai jenis pekerjaan.
Tulis
Pengembangan Verilog dan SystemVerilog.
Edit kode sumber .sv, .svh, .v, dan .vh dengan hierarki modul serta daftar sinyal di dekatnya. Beralih dari sebuah instans ke kode sumbernya sambil tetap melihat desain di sekitarnya.
Hierarki desain
Telusuri instans modul dan lokasi kode sumbernya sambil tetap melihat struktur proyek.
Daftar sinyal
Tinjau masukan, keluaran, dan sinyal internal di samping berkas sumber yang aktif.
HintsBox di berkas SystemC
Di berkas SystemC, HintsBox menampilkan kerangka lokal dan saran deklarasi, termasuk kelas sc_module.
- Berkas header yang memakai .vh dikenali dan dapat diedit.
- Berkas .v juga dapat menjadi input proyek RTL eksplisit yang dipakai oleh penemuan proyek dan daftar sinyal.
- Define memakai NAME atau NAME=VALUE, seperti SIMULATION atau WIDTH=8, tanpa awalan -D baris perintah.
Simulasi RTL
Jalankan simulasi RTL di PC Anda.
Simulasi berjalan di PC Anda dan tidak memulai tugas Cloud.
Testbench reported a failure
Testbench yang melaporkan kegagalan dalam keluarannya ditampilkan sebagai Testbench reported a failure, meskipun simulator keluar secara normal. Sebelumnya, testbench tersebut ditampilkan sebagai lulus.
- Di aplikasi desktop, error dan peringatan simulator dicantumkan beserta berkas proyek dan barisnya. Pilih salah satunya untuk membuka editor di baris tersebut.
- Di tampilan Testbench, setiap paket SystemVerilog dikirim ke simulator sebelum berkas yang memakainya.
- Run terlebih dahulu menyimpan berkas .v, .sv, .svh, dan .vh yang diubah.
- Digital Design Studio menyimpan 20 eksekusi terbaru.
- Setiap eksekusi disimpan di foldernya sendiri di bawah .alti/sim/ proyek, bersama bentuk gelombang dan sebuah receipt.json.
Analisis
Jadikan hasil sebagai dasar langkah berikutnya.
Analisis adalah area bersama untuk memeriksa hasil pekerjaan RTL dan ISA. Buka Analisis dari bilah kiri, pilih eksekusi tersimpan, lalu pilih artefak. Daftar eksekusi mengelompokkan hasil menurut modul.
Navigator analisis
Beralih di antara eksekusi yang tersimpan beserta bentuk gelombang, skematik, hasil performa, dan laporannya.
Metrik dalam konteks
Perf membaca perf.json untuk eksekusi terpilih dan menampilkan pengamatan tersimpan sebagai metrik dan grafik.
- Gunakan navigasi bentuk gelombang untuk memeriksa linimasa sinyal yang direkam, lalu kembali ke kode sumber atau konteks modul yang sesuai.
- Hubungkan analisis, penelusuran, dan Evolve dengan proyek.
Analisis performa
Batas atas komputasi dan bandwidth memori.
Bandingkan throughput komputasi dan bandwidth memori dalam tampilan Roofline.
Batas komputasi dan memori
Lihat posisi kernel yang diukur terhadap batas atas komputasi dan bandwidth memori.
Lapisan grafik
Pilih batas, kernel, dan label yang ditampilkan bersama ringkasan eksekusi.
Hasil tercatat
Timing, PPA, dan bukti berbagi satu tampilan Signoff.
Tampilan ini menyajikan metrik yang tersedia dan bagian yang belum ada. Putusan atau perkiraan di UI hanya membantu peninjauan, bukan timing closure independen, persetujuan manufaktur, atau signoff formal.
Nilai tercatat
Bandingkan WNS, TNS, dan jalur gagal pada satu skala untuk setiap satuan yang tercatat. Tinjau nilai timing, PPA, dan bukti yang tersimpan sebagaimana tercatat, tanpa putusan rilis yang dihitung.
- Hasil yang tidak didukung atau belum dijalankan tidak ditampilkan sebagai sukses.
- Setiap bagian menyebut berkas hasil tersimpan yang dibacanya, seperti timing.json atau ppa.json.
Tanya
Bekerja dengan Agent di samping desain Anda.
Agent menjawab di panel AI dan jendelanya sendiri. Jika pembacaan proyek disetel ke ask, Agent meminta persetujuan sebelum membaca berkas.
Tanyakan kepada Agent di samping desain Anda
Pencarian dimulai dalam keadaan nonaktif untuk Agent maupun Own API key.
- Obrolan disimpan di akun selama 30 hari kecuali Anda mengubah setelan. Agent memakai QUOTA mingguan paket, dan pencarian web memerlukan persetujuan terpisah.
- Agent dan komputasi Cloud berbagi QUOTA mingguan.
- Ketentuan usia, wilayah, dan organisasi berlaku.
ALcad
Beralih ke CAD dalam aplikasi yang sama.
Pilih ruang ALcad dari menu: Schematic, PCB Layout, 3D CAD, 3D Assembly, dan SI / PI Analysis. Wafer Process & Fab, yang sebelumnya berada di bawah ALcad, kini ada di vFactory. ALcad mempertahankan nama dan UI khususnya.
Ruang kerja rangkaian
Jelajahi komponen dan koneksinya pada kanvas skematik.
Properti komponen
Periksa komponen terpilih dan parameter rangkaiannya.
vFactory adalah area baru di samping DDS dan ALcad untuk proses wafer dan fab. Jelajahi vFactory
Lihat bagaimana setiap pekerjaan saling terhubung
Dari kode sumber RTL ke rangkaian dan analisis.
Tab hasil tersimpan
Tab hasil tersimpan yang terlalu sempit untuk nama eksekusi lengkap menyisakan bagian pendek yang membedakannya, seperti …1 dan …2, dan tooltip menampilkan nama lengkapnya. Hasil tersimpan dengan judul yang sama menunjukkan eksekusi asalnya, juga dalam pencarian.
Live Run
Pilih Live Run di navigasi proyek untuk memeriksa permukaan eksekusi yang disediakan lingkungan terpilih. Gunakan Search windows untuk memfilter daftar jendela proyek.
QUOTA mingguan
Usage menampilkan jatah aktif, sisa jumlah, dan waktu reset untuk organisasi terpilih. QUOTA mingguan memakai siklus tujuh hari.
Split Editor Right
Jika menu tab menyediakan Split Editor Right, gunakan opsi itu untuk menempatkan kode sumber dan skematik atau laporannya berdampingan. Laporan mempertahankan konteks eksekusi dan menampilkan isi artefak.
Flow Navigator
Di DDS, buka Flow Navigator dan pilih fungsi yang diperlukan. Gabungkan pengembangan RTL/SystemVerilog dan desain ISA dalam satu ruang; alur ISA Design dibuka dari Flow Navigator. ISA memakai shell, setelan, tab, dan panel bawah Digital Design Studio.
Telusuri setiap koneksi.
Telusuri modul, port, dan net pada skematik. Beralih ke hierarki 3D untuk melihat bagaimana bagian-bagian desain yang lebih besar saling terhubung.
Alur kerja dari awal hingga akhir
Desain dan manufaktur dalam satu aplikasi.
Versi 2.1.2 menghubungkan desain dan manufaktur dalam satu aplikasi: rancang blok di DDS, siapkan rangkaian dan papannya di ALcad, dan ikuti perjalanannya menjadi wafer di vFactory.
Sumber dan skematik
Tinjau sumber, skematiknya, serta masukan, keluaran, dan sinyal internalnya secara berdampingan.
Palet perintah
Ketik nama perintah di palet perintah untuk menampilkan hierarki, kerangka, atau bentuk gelombang.
Hierarki 3D
Buka testbench di samping hierarki 3D modul-modulnya.
Roofline
Bandingkan kernel dengan batas atas komputasi dan bandwidth memori di Roofline.
Laporan analisis
Baca laporan eksekusi yang tersimpan beserta bentuk gelombang, skematik, dan hasil performanya.
Rangkaian di ALcad
Siapkan rangkaian dan papan di ALcad, dalam aplikasi yang sama.
Wafer di vFactory
Ikuti perjalanan lot melalui fab referensi dalam 3D.
Penggunaan menurut peran
Untuk pendidikan, pelajar, startup, dan tim.
Pendidikan
Satu aplikasi menyatukan RTL, ISA di Flow Navigator, ALcad, dan Agent dalam 14 bahasa yang sama dengan situs ini.
Pelajar
Edit sumber .sv, .svh, .v, dan .vh, jalankan simulasi RTL di PC Anda, dan tinjau bentuk gelombang yang direkam pada setiap eksekusi.
Startup
Bekerjalah dengan berkas lokal di Windows atau Linux, atau masuk dan buka ruang kerja Anda dari browser.
Tim ASIC/FPGA
Bandingkan throughput komputasi dan bandwidth memori dalam tampilan Roofline, lalu tinjau nilai timing, PPA, dan bukti yang tersimpan sebagaimana tercatat.
Insinyur verifikasi
Testbench yang melaporkan kegagalan dalam keluarannya ditampilkan sebagai Testbench reported a failure, dan di aplikasi desktop setiap kesalahan simulator membuka editor di baris terkait.
Insinyur proses dan fab
Di Cloud, Send to vFactory membuka Design to wafer dengan tata letak dari penampil GDS. Jelajahi vFactory
Tempat fitur berjalan
Tiap lingkungan menawarkan fitur yang didukungnya.
- ISA Design di Flow Navigator: impor RISC-V dengan profil RV64, IM, dan A.
- QEDA (model riset transmon superkonduktor dan CPW): impor rangkaian OpenQASM di desktop Windows dan Linux; tata letak parametrik serta analisis elektromagnetik di desktop Linux.
- HLS bawaan (subset C bilangan bulat ke RTL): desktop Linux.
- Pencarian kandidat FPGA virtual Evolve: desktop Linux.
- Berbagi tautan proyek (Cloud, proyek pribadi): perlu masuk, akses baca secara default, tautan berakhir setelah 24 jam.
- Laporan kesalahan pribadi: ditawarkan hanya setelah crash serius atau kegagalan penyimpanan. Tidak ada yang dikirim sebelum Anda meninjau laporan dan memilih “Kirim laporan”; laporan terkirim dihapus setelah 30 hari.
- Bahasa tampilan: aplikasi menyediakan 14 bahasa yang sama dengan situs ini.
Pilih tempat Anda bekerja
Pilih ruang kerja Anda.
Gunakan aplikasi desktop, buka ruang kerja Cloud, atau sertakan CLI dalam otomatisasi Anda.
Cloud
Masuk ke Altifigence dan buka ruang kerja Anda melalui browser. Saat Anda kembali ke jendela Cloud, editornya dan skematik RTL yang sedang disiapkan tetap seperti semula, tidak dimuat ulang. Pada build produksi, kode yang diunduh untuk halaman awal Cloud sebelum Anda masuk turun dari 1,18 MB menjadi 0,72 MB (gzip), dan untuk daftar proyek dari 1,25 MB menjadi 0,79 MB.
Mulai gratis di CloudBaris perintah
Gunakan Altifigence CLI dengan skrip dan alur kerja CI.
Baca panduan CLIMCP
Linux CLI menyertakan alti-mcp, proses MCP lokal yang berjalan di komputer Anda. Cloud MCP menggunakan proses masuk melalui Account dan persetujuan organisasi.
Baca panduan MCPGit
Di aplikasi Windows, Git bekerja pada proyek dalam folder di PC Anda. Tinjau perbedaan yang tersimpan, siapkan perubahan dalam staging, lalu commit di Source Control.
Baca panduan kontrol sumberPertanyaan umum
- Di mana simulasi RTL dijalankan?
- Simulasi berjalan di PC Anda dan tidak memulai tugas Cloud.
- Apa yang terjadi jika saya membuka kembali aplikasi saat masih berjalan?
- Di Windows, dan di Linux dengan bus sesi desktop, membuka kembali aplikasi memulihkan jendela yang sedang berjalan dan mempertahankan perubahan yang belum disimpan, alih-alih membuka instans lain.
- Bagaimana pembaruan diinstal di Windows?
- Saat pembaruan diinstal, kotak dialog menampilkan progresnya, lalu Digital Design Studio ditutup dan dibuka kembali dalam versi baru.
- Apakah Agent dapat membaca berkas proyek saya?
- Jika pembacaan proyek disetel ke ask, Agent meminta persetujuan sebelum membaca berkas.
- Di mana eksekusi simulasi disimpan?
- Setiap eksekusi disimpan di foldernya sendiri di bawah .alti/sim/ proyek, bersama bentuk gelombang dan sebuah receipt.json. Digital Design Studio menyimpan 20 eksekusi terbaru.
Mulai desain Anda berikutnya