Desktop
Trabaja con archivos locales en Digital Design Studio en Windows o Linux. En Windows, las actualizaciones de 2.1.2 a versiones posteriores ya no piden reiniciar Windows.
Elige tu descargaDigital Design Studio
Verilog & SystemVerilog Desarrollo RTL.
Windows · Linux · Cloud
Digital Design Studio reúne RTL, ISA en Flow Navigator, ALcad y Agent en una sola aplicación.
Desarrolle Verilog y SystemVerilog, ejecute simulaciones RTL compatibles y use ISA, Evolve, Agent, ALcad y vFactory en Digital Design Studio. RTL y CAD conservan interfaces dedicadas a cada trabajo.
Escribir
Desarrollo en Verilog y SystemVerilog.
Edita archivos .sv, .svh, .v y .vh con la jerarquía de módulos y esquemas de señales a la vista. Pasa de una instancia a su código fuente sin perder de vista el diseño general.
Jerarquía del diseño
Navega por instancias de módulos y su código sin perder la estructura del proyecto.
Esquema de señales
Consulta entradas, salidas y señales internas junto al archivo activo.
HintsBox en archivos SystemC
En los archivos SystemC, HintsBox muestra un esquema local y sugerencias de declaraciones, incluidas las clases sc_module.
- Los archivos de cabecera que usan .vh se reconocen y se pueden editar.
- Un archivo .v también puede ser una entrada explícita del proyecto RTL que usan la detección del proyecto y el esquema de señales.
- Las definiciones usan NAME o NAME=VALUE, como SIMULATION o WIDTH=8, sin el prefijo -D de la línea de comandos.
Simulación RTL
Ejecute la simulación RTL en su PC.
La simulación se ejecuta en su PC y no inicia una tarea en Cloud.
Testbench reported a failure
Un testbench que informa de un fallo en su salida se muestra como Testbench reported a failure, aunque el simulador termine con normalidad. Antes se mostraba como superado.
- En la aplicación de escritorio, los errores y avisos del simulador se muestran con su archivo de proyecto y su línea. Elija uno para abrir el editor en esa línea.
- En la vista Testbench, cada paquete de SystemVerilog se envía al simulador antes que los archivos que lo usan.
- Run guarda primero los archivos .v, .sv, .svh y .vh modificados.
- Digital Design Studio conserva las 20 ejecuciones más recientes.
- Cada ejecución se guarda en su propia carpeta dentro de .alti/sim/ del proyecto, con la forma de onda y un receipt.json.
Analizar
Convierte los resultados en el siguiente paso.
Análisis es el área común para revisar los resultados del trabajo de RTL e ISA. Abra Análisis desde la barra lateral izquierda, elija una ejecución guardada y seleccione un artefacto. La lista de ejecuciones agrupa los resultados por módulo.
Navegador de análisis
Recorre las ejecuciones guardadas y sus formas de onda, esquemas, resultados e informes.
Métricas en contexto
Perf lee perf.json de la ejecución seleccionada y muestra las observaciones guardadas como métricas y gráficos.
- Use la navegación por la forma de onda para revisar la línea de tiempo de señales registrada y vuelva después al código fuente o al contexto del módulo correspondiente.
- Mantenga el análisis, las trazas y Evolve vinculados al proyecto.
Análisis de rendimiento
Límites de cálculo y ancho de banda de memoria.
Compara el rendimiento de cálculo y el ancho de banda de memoria en la vista Roofline.
Límites de cálculo y memoria
Sitúe los núcleos medidos frente a los límites de cálculo y memoria.
Capas del gráfico
Seleccione los límites, núcleos y etiquetas junto al resumen de ejecución.
Resultados registrados
La temporización, el PPA y las evidencias comparten una sola vista Signoff.
Muestra las métricas disponibles y las secciones que faltan. Un veredicto o una estimación de la UI es una ayuda para la revisión, no un cierre de temporización independiente, una aprobación de fabricación ni un signoff formal.
Valores registrados
Compare WNS, TNS y rutas fallidas en una escala por cada unidad registrada. Revise los valores guardados de temporización, PPA y evidencia tal como se registraron, sin un veredicto de lanzamiento calculado.
- Los resultados no compatibles o no ejecutados no se muestran como éxitos.
- Cada sección indica el archivo de resultados guardado que lee, como timing.json o ppa.json.
Preguntar
Trabaje con Agent junto a su diseño.
Agent responde en el panel de AI y en su propia ventana. Si la lectura del proyecto está en ask, solicita aprobación antes de leer archivos.
Pregunte a Agent junto a su diseño
La búsqueda empieza desactivada tanto en Agent como en Own API key.
- Los chats se guardan en su cuenta durante 30 días salvo que cambie el ajuste. Agent usa la QUOTA semanal de su plan y la búsqueda web requiere un consentimiento separado.
- Agent y el cómputo de Cloud comparten la QUOTA semanal.
- Se aplican condiciones de edad, región y organización.
ALcad
Pasa al CAD en la misma aplicación.
Elija los espacios ALcad desde el menú: Schematic, PCB Layout, 3D CAD, 3D Assembly y SI / PI Analysis. Wafer Process & Fab, que antes estaba en ALcad, ahora está en vFactory. ALcad conserva su nombre y su UI dedicada.
Espacio de circuitos
Explore los componentes y sus conexiones en el esquema.
Propiedades del componente
Revise el componente seleccionado y sus parámetros.
vFactory es una nueva área junto a DDS y ALcad para procesos de obleas y fabs. Explorar vFactory
Descubre cómo se conecta el trabajo
Desde el código fuente RTL hasta circuitos y análisis.
Pestañas de resultados guardados
Las pestañas de resultados guardados que son demasiado estrechas para el nombre completo de la ejecución conservan una parte corta que las distingue, como …1 y …2, y la información sobre herramientas muestra el nombre completo. Los resultados guardados con el mismo título indican a qué ejecución pertenecen, también en la búsqueda.
Live Run
Seleccione Live Run en la navegación del proyecto para revisar la superficie de ejecución que ofrece el entorno seleccionado. Use Search windows para filtrar la lista de ventanas del proyecto.
QUOTA semanal
Usage muestra la asignación activa, la cantidad restante y el restablecimiento de la organización seleccionada. La QUOTA semanal usa ciclos de siete días.
Split Editor Right
Cuando el menú de la pestaña ofrezca Split Editor Right, úselo para colocar el código fuente y su esquema o informe uno al lado del otro. Los informes conservan el contexto de la ejecución y muestran el contenido de los artefactos.
Flow Navigator
En DDS, abra Flow Navigator y elija la función que necesite. Reúna el desarrollo RTL/SystemVerilog y el diseño ISA en un espacio; los flujos de ISA Design se abren desde Flow Navigator. ISA usa el shell, los ajustes, las pestañas y el panel inferior de Digital Design Studio.
Sigue cada conexión.
Rastrea módulos, puertos y redes a través del esquema. Cambia a la jerarquía 3D para ver cómo encajan las piezas de un diseño más amplio.
Flujo de trabajo de principio a fin
Diseño y fabricación en una sola aplicación.
La versión 2.1.2 une diseño y fabricación en una sola aplicación: diseña un bloque en DDS, prepara sus circuitos y su placa en ALcad y sigue su camino hasta las obleas en vFactory.
Código fuente y esquema
Revise el código fuente, su esquema y sus entradas, salidas y señales internas en paralelo.
Paleta de comandos
Escriba el nombre de un comando en la paleta de comandos para mostrar la jerarquía, el esquema o la forma de onda.
Jerarquía 3D
Abra el testbench junto a la jerarquía 3D de sus módulos.
Roofline
Compare los núcleos con los límites de cálculo y el ancho de banda de memoria en Roofline.
Informe de análisis
Lea el informe de una ejecución guardada con sus formas de onda, esquemas y resultados de rendimiento.
Circuitos en ALcad
Prepare circuitos y placas en ALcad, en la misma aplicación.
Obleas en vFactory
Siga un lote por la fábrica de referencia en 3D.
Casos de uso por función
Para educación, estudiantes, startups y equipos.
Educación
Una sola aplicación reúne RTL, ISA en Flow Navigator, ALcad y Agent en los mismos 14 idiomas que este sitio.
Estudiantes
Edite archivos fuente .sv, .svh, .v y .vh, ejecute simulaciones RTL en su PC y examine la forma de onda registrada en cada ejecución.
Startups
Trabaje con archivos locales en Windows o Linux, o inicie sesión y abra su espacio de trabajo desde el navegador.
Equipos ASIC/FPGA
Compare el rendimiento de cálculo y el ancho de banda de memoria en la vista Roofline y revise los valores guardados de temporización, PPA y evidencia tal como se registraron.
Ingenieros de verificación
Un testbench que informa de un fallo en su salida se muestra como Testbench reported a failure, y en la aplicación de escritorio cada error del simulador abre el editor en la línea correspondiente.
Ingenieros de procesos y fábrica
En Cloud, Send to vFactory abre Design to wafer con un diseño del visor GDS. Explorar vFactory
Dónde se ejecutan las funciones
Cada entorno ofrece lo que admite.
- ISA Design en Flow Navigator: importación RISC-V con perfiles RV64, IM y A.
- QEDA (modelos de investigación de transmones superconductores y CPW): importación de circuitos OpenQASM en escritorio Windows y Linux; diseño paramétrico y análisis electromagnético en escritorio Linux.
- HLS integrado (subconjunto de C entero a RTL): escritorio Linux.
- Búsqueda de candidatos de FPGA virtual con Evolve: escritorio Linux.
- Compartir enlaces de proyectos (Cloud, proyectos personales): requiere iniciar sesión, acceso de lectura por defecto y caducidad a las 24 horas.
- Informes privados de errores: solo se ofrecen tras un fallo grave o un guardado fallido. No se envía nada hasta que revise el informe y elija “Enviar informe”; los informes enviados se eliminan a los 30 días.
- Idiomas: la aplicación ofrece los mismos 14 idiomas que este sitio.
Elige dónde trabajas
Elige tu espacio de trabajo.
Usa la aplicación de escritorio, abre un espacio de trabajo en Cloud o integra la CLI en tu automatización.
Cloud
Inicia sesión en Altifigence y abre tu espacio de trabajo desde el navegador. Al volver a una ventana de Cloud, sus editores y un esquema RTL que se está preparando se mantienen como estaban en lugar de volver a cargarse. En las compilaciones de producción, el código descargado para la página de inicio de Cloud antes de iniciar sesión bajó de 1,18 MB a 0,72 MB (gzip), y el de la lista de proyectos, de 1,25 MB a 0,79 MB.
Empieza gratis en CloudLínea de comandos
Usa Altifigence CLI con scripts y flujos de trabajo de CI.
Leer la guía de CLIMCP
La CLI de Linux incluye alti-mcp, un proceso MCP local que se ejecuta en su equipo. Cloud MCP utiliza el inicio de sesión en Account y el consentimiento de la organización.
Lea la guía de MCPGit
En la aplicación de Windows, Git funciona con proyectos en carpetas de su PC. Revise las diferencias guardadas, prepare los cambios y confírmelos en Source Control.
Lea la guía de control de código fuentePreguntas frecuentes
- ¿Dónde se ejecuta la simulación RTL?
- La simulación se ejecuta en su PC y no inicia una tarea en Cloud.
- ¿Qué ocurre si vuelvo a abrir la aplicación mientras se está ejecutando?
- En Windows, y en Linux con un bus de sesión de escritorio, al volver a iniciar la aplicación se restaura la ventana en ejecución y se conservan los cambios sin guardar en lugar de abrir otra instancia.
- ¿Cómo se instala una actualización en Windows?
- Durante la instalación de una actualización, un diálogo muestra el progreso y después Digital Design Studio se cierra y se abre de nuevo con la nueva versión.
- ¿Puede Agent leer los archivos de mi proyecto?
- Si la lectura del proyecto está en ask, solicita aprobación antes de leer archivos.
- ¿Dónde se guardan las ejecuciones de simulación?
- Cada ejecución se guarda en su propia carpeta dentro de .alti/sim/ del proyecto, con la forma de onda y un receipt.json. Digital Design Studio conserva las 20 ejecuciones más recientes.
Empieza con tu próximo diseño