Pasa el cursor por un punto o selecciónalo para explorar el espacio de trabajo.
Recorre las ejecuciones guardadas y sus formas de onda, esquemas, resultados e informes.
Consulta el gráfico de rendimiento junto con su interpretación y el artefacto de origen.
Consulta métricas de rendimiento, interpretaciones y artefactos de respaldo en un solo informe.
Compara los resultados con los requisitos y consulta la siguiente acción de cada control.
Examina el período de reloj, el tiempo de llegada, la frecuencia estimada y el margen de recursos de la ejecución actual.
Revisa temporización, potencia, área y evidencias en el panel de signoff.
Sigue la jerarquía mediante bloques de módulos, puertos y conexiones enrutadas.
Inspecciona el módulo seleccionado y elige qué capas de datos, señales, reloj y etiquetas se muestran.
Explora los módulos RTL y sus conexiones en una vista jerárquica tridimensional.
Navega por instancias de módulos y su código sin perder la estructura del proyecto.
Consulta entradas, salidas y señales internas junto al archivo activo.
Edita SystemVerilog con la jerarquía de módulos y el esquema de señales junto al código.
Inspecciona un módulo y sigue sus conexiones entrantes y salientes en el esquema.
Consulta los puertos, redes, categorías de señales y elementos conectados de la celda seleccionada.
Sigue módulos, puertos y redes en el esquema jerárquico.
Análisis incremental de grandes bases de código RTL y módulos con millones de líneas en menos de 40 segundos
Compatibilidad completa con el estándar IEEE 1800-2017 SystemVerilog y las especificaciones formales Sail
Reduce los ciclos de depuración con análisis DRC y CDC automáticos antes de la síntesis
Conecta los flujos existentes mediante MCP y CLI
Un proyecto de referencia de hardware de código abierto sintetizado y verificado con las herramientas de Altifigence.
Un servidor de lenguaje nativo en C++/Rust indexa incrementalmente grandes bases RTL para diseños con millones de puertas en menos de 40 segundos. Diagnostica errores de sintaxis, múltiples controladores, cruces de dominios de reloj (CDC) y problemas de conectividad de señales mientras programas.
Un entorno CAD de hardware para captura de esquemas, enrutado diferencial de alta velocidad y comprobaciones de holgura del ensamblaje 3D en tiempo real.
Analiza el margen temporal, la profundidad lógica y las restricciones de área para explorar variantes de circuitos, y bloquea el 100% de las discrepancias funcionales mediante controles de verificación formal.
Conecta agentes de IA externos con el motor AST local mediante Model Context Protocol, con pruebas de regresión en entornos aislados en la nube.
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Ofrece compatibilidad bidireccional completa con formatos estándar ampliamente validados en la industria de semiconductores, para interoperar de forma fluida con las herramientas EDA existentes.
Utiliza NVIDIA CUDA-X para acelerar los complejos procesos de cálculo centrales del diseño y la verificación, incluidos el análisis RTL a gran escala, la indexación AST y la simulación.
Los protocolos abiertos de agentes de IA permiten usar el diagnóstico AST y el análisis de síntesis de Altifigence mediante una interfaz común.
