Survolez ou sélectionnez un point pour explorer l’espace de travail.
Parcourez les exécutions enregistrées, leurs chronogrammes, schémas, résultats et rapports.
Examinez le graphique de performance avec son interprétation et l’artefact source.
Consultez les mesures de performance, leur interprétation et les artefacts justificatifs dans un rapport.
Comparez les résultats aux exigences et consultez la prochaine action de chaque contrôle.
Inspectez la période d’horloge, le temps d’arrivée, la fréquence estimée et la marge de ressources de l’exécution actuelle.
Examinez ensemble le timing, la puissance, la surface et les preuves dans le tableau de signoff.
Suivez la hiérarchie à travers les blocs de modules, les ports et les connexions routées.
Inspectez le module sélectionné et choisissez les couches visibles de données, signaux, horloges et étiquettes.
Explorez les modules RTL et leurs connexions dans une hiérarchie tridimensionnelle.
Parcourez les instances de modules et leur code en conservant la structure du projet.
Examinez les entrées, sorties et signaux internes à côté du fichier actif.
Modifiez SystemVerilog avec la hiérarchie des modules et la liste des signaux à côté du code.
Inspectez un module et suivez ses connexions entrantes et sortantes dans le schéma.
Examinez les ports, nets, catégories de signaux et voisins connectés de la cellule sélectionnée.
Suivez les modules, ports et nets dans le schéma hiérarchique.
Analyse incrémentale de grandes bases RTL et de modules de plusieurs millions de lignes en moins de 40 secondes
Compatibilité complète avec la norme IEEE 1800-2017 SystemVerilog et les spécifications formelles Sail
Réduisez les cycles de débogage grâce aux analyses DRC et CDC automatiques avant la synthèse
Connectez vos pipelines existants via MCP et la CLI
Un projet matériel open source de référence, synthétisé et vérifié avec la chaîne d’outils Altifigence.
Un serveur de langage natif C++/Rust indexe de façon incrémentale de grandes bases RTL de plusieurs millions de portes en moins de 40 secondes. Il diagnostique les erreurs de syntaxe, les pilotes multiples, les traversées de domaines d’horloge (CDC) et les problèmes de connexion pendant la saisie.
Un environnement de CAO matérielle pour la saisie de schémas, le routage différentiel à grande vitesse et le contrôle en direct des dégagements d’assemblages 3D.
Analyse les marges temporelles, la profondeur logique et les contraintes de surface pour explorer des variantes de circuits, et bloque 100% des divergences fonctionnelles par des contrôles de vérification formelle.
Relie les agents d’IA externes au moteur AST local via Model Context Protocol, avec des tests de régression dans des bacs à sable cloud isolés.
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Explorez Digital Design Studio avec Evolve, ALcad, Cloud, API, CLI et MCP pour votre développement de puces.
Guides techniques d’analyse AST et de synthèse, références des produits, spécifications API et CLI et intégrations MCP.
Informations sur l’entreprise et contacts officiels pour investisseurs, partenaires internationaux et collaborations dans l’écosystème.
Prise en charge bidirectionnelle complète de formats standards largement validés dans le secteur, pour une interopérabilité fluide avec les chaînes EDA existantes.
NVIDIA CUDA-X accélère les pipelines de calcul complexes au cœur de la conception et de la vérification, notamment l’analyse RTL à grande échelle, l’indexation AST et la simulation.
Les protocoles ouverts permettent aux agents d’ingénierie d’utiliser les diagnostics AST et l’analyse de synthèse d’Altifigence via une interface commune.
