Altifigence Cloud-Konsole
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Altifigence Cloud-Konsole

RTL to vFactoryEDA-, CAD- und Simulationsplattform der nächsten Generation

Vom RTL-Entwurf über Schaltpläne, Leiterplatten und 3D (ALcad) bis hin zur Prozess- und Fabrik-Simulation (virtuelle Fabrik) – alles vereint in einer einzigen Digital Design Studio-Anwendung.

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rtl altifigence-v002 LLM rtl core cvo CVO_top.sv
41module CVO_top (
// The sub_emax bf16_add (align + 25-bit add + normalize) is the integrated worst
// path; even after the 1a/1b split the align+add together were too long, so the
// barrel-shift align and the 25-bit add are now separated by their own register
// (sa0 holds the sign-extended aligned operands). Latency +1, bit-identical.
bf16_t sa_av_wire, sa_bv_wire;
logic [ 7:0] sa_emax_wire;
logic [23:0] sa_aa_wire, sa_ba_wire;
always_comb begin : comb_sub_emax_align
sa_av_wire = to_bf16(in_data_s0);
sa_bv_wire = to_bf16({~in_emax_s0[15], in_emax_s0[14:0]}); // -e_max
sa_emax_wire = (sa_av_wire.exp > sa_bv_wire.exp) ? sa_av_wire.exp : sa_bv_wire.exp;
sa_aa_wire = align_to_emax(sa_av_wire, sa_emax_wire);
sa_ba_wire = align_to_emax(sa_bv_wire, sa_emax_wire);
end
// Stage sa0 — register the sign-extended aligned operands (align off the adder).
logic signed [24:0] sa0_aa, sa0_ba;
logic [ 7:0] sa0_emax;
logic [15:0] sa0_pass;
logic sa0_subemax;
logic sa0_valid;
always_ff @(posedge clk) begin
if (!rst_n || i_clear) begin
sa0_valid <= 1'b0;
end else begin
sa0_aa <= $signed({sa_aa_wire[23], sa_aa_wire});
sa0_ba <= $signed({sa_ba_wire[23], sa_ba_wire});
sa0_emax <= sa_emax_wire;
sa0_pass <= in_data_s0;
sa0_subemax <= uop_flags.sub_emax;
sa0_valid <= in_valid_s0;
end
end
// Stage 1a-back — the 25-bit signed add, now isolated on its own register stage.
logic signed [24:0] sa_sum;
logic [ 7:0] sa_emax;
logic [15:0] sa_pass; // in_data_s0 carried for the non-sub_emax case
logic sa_subemax;
logic sa_valid;
always_ff @(posedge clk) begin
if (!rst_n || i_clear) begin
sa_valid <= 1'b0;
end else begin
sa_sum <= sa0_aa + sa0_ba;
sa_emax <= sa0_emax;
sa_pass <= sa0_pass;
sa_subemax <= sa0_subemax;
sa_valid <= sa0_valid;
end
end
altifigence_npu_top · 3f9c2a1eShow90%
clk_corerst_n_core6460256256256m_axisu_npu_frontendctrl_npu_frontendclkrst_ninst_data[63:0]instruction[63:0]kicku_decoderctrl_npu_decoderinstruction[63:0]kickgemm_validgemv_validcvo_validop_x64[59:0]u_Global_SchedulerGlobal_Schedulerclkrst_nissue_validgemm_readygemv_readycvo_readyu_systolic_engineGEMM_systolic_topvalidop[59:0]weight[255:0]data[255:0]result[255:0]doneu_GEMV_topGEMV_topvalidop[59:0]data[255:0]result[255:0]doneu_CVO_topCVO_topvalidop[59:0]data[255:0]result[255:0]doneu_mem_dispatchermem_dispatcherclkrst_ns_axi[511:0]weight[255:0]data[255:0]read_validwrite_readyu_norm_lowergemm_result_normalizerdata[255:0]validout[255:0]readyu_packerFROM_gemm_result_packergemm[255:0]gemv[255:0]cvo[255:0]m_axis[255:0]m_valid
Search messages, codes and tagsAll levels
editor · DDS-A100Output panel ready.
editor · DDS-A100Split view enabled (horizontal).
Save · DDS-W100File saved.
editor · DDS-A100Split view closed.
editor · DDS-A100Split view enabled (horizontal).
Save · DDS-W100File saved.
Sample workspaceCVO_top.sv · Ln 123, Col 1 · SplitSystemVerilog
<40s
Schnelle AST-Indexierung1

Inkrementelle Analyse großer RTL-Codebasen und Module mit Millionen von Zeilen in unter 40 Sekunden

100%
Syntaxkonformität2

Alle Fälle einer festgelegten Syntax-Regressionssuite für IEEE 1800-2017 SystemVerilog bestanden

10x
Kürzere Verifikationszyklen3

Weniger Debugging-Zyklen durch automatische DRC- und CDC-Analyse vor der Synthese

Zero
Offene Schnittstellen ohne Anbieterbindung4

Vorhandene Pipelines über MCP und CLI anbinden

Ihre bevorzugte KI. Ihre vertrauten Entwurfswerkzeuge.

KI-Modellintegrationen5
OpenAI
Anthropic Claude
xAI Grok
Z.ai
Unterstützte Technologien und Werkzeuge5
IEEE SystemVerilog
UVM
SystemC
IP-XACT
Verilator
Google XLS
Python
Git
GitHub
GitLab

Mit Altifigence entworfene Open-Source-Hardware6

Ein Open-Source-Hardware-Referenzprojekt, synthetisiert und verifiziert mit der Altifigence-Toolchain.

PCCX.ai Projektdokumentation GitHub

Aktuelle Neuigkeiten

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Versionshinweise

Altifigence Docs

Eine Plattform für die Hardwareentwicklung.

Digital Design Studio

  • Lokal ausgerichtete SystemVerilog- und Verilog-IDE
  • RTL-Simulation, Traces und VCD-Wellenformanzeige
  • ISA-Entwurf und Evolve im Flow Navigator
  • Agent mit Freigabe für Projektlesezugriffe

ALcad

  • Schaltplan und PCB-Layout in einem CAD-Arbeitsbereich
  • Arbeitsbereiche für 3D-CAD und 3D-Baugruppen
  • Schaltungssimulation und Import von SPICE-Modellen der Hersteller
  • Ausgabe von Gerber X2 und Excellon-Bohrdaten

Altifigence Cloud

  • Projektarbeitsbereiche im Browser
  • CLI- und MCP-Integrationen
  • Wöchentliche QUOTA für Cloud-Läufe und Agent
  • Projektfreigabe per Link, standardmäßig mit Lesezugriff

Entwicklerwerkzeuge und Zusammenarbeit, einen Klick entfernt.

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Mit Altifigence entwickeln

Entdecken Sie Digital Design Studio mit Evolve, ALcad, Cloud, API, CLI und MCP für Ihren Chipentwicklungsprozess.
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01 / DigitalentwurfKostenlos · Einstieg

Digitale Logikschaltungen

Von digitalen Signalen und AND-, OR-, XOR-Gattern zu kombinatorischen Schaltungen, Latches, Flipflops, Zählern und Zustandsautomaten. Verknüpfen Sie Wahrheitstabellen, Gleichungen, Schaltungen und Zeitdiagramme und prüfen Sie sie in RTL-Übungen. Optionale Vertiefungen behandeln Datenpfade und Schnittstellen.

Kombinatorische und sequenzielle LogikSystemVerilog
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02 / Digitaler EntwurfKostenlos · Grundlagen

Grundlagen des RTL-Entwurfs

Beschreiben Sie digitale Schaltungen in SystemVerilog. Lernen Sie Typen, Bitbreiten, Vorzeichen, kombinatorische und sequenzielle Logik, Module, Parameter und generate kennen. Prüfen Sie Grenzfälle und Fehler mit unabhängigen Testbenches. Verbinden Sie abschließend einen periodischen Impulsgeber mit einem Akkumulator und halten Sie reproduzierbare Ergebnisse fest.

SystemVerilogModulentwurf
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03 / Digitales DesignIn preparation

RTL Design: Datapaths & Pipelines

Build a small computing system by connecting arithmetic and control, then explore pipelined execution.

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