Для разработки полупроводниковых микросхемПлатформа EDA и CAD нового поколения

FileEditViewGoTerminal
Sample report
07Perf

Perf chart B

Lower MAC util with heavier DMA write share

Interpretation

The Perf section reviews performance samples and utilization trends. It reorganizes 4 metric(s), 0 detail row(s), and 0 note(s) from the “Perf chart B” artifact into report form.

The first observation is MAC avg = 44.2%. This value should be read against the neighboring metrics in the same artifact; the current flagged metric count is 2.

The Perf section contains warning-level signals. Use the 2 flagged metric(s) to trace cause and scope.

Evidence basis

This section summarizes 4 metric evidence item(s). The representative metric is MAC avg = 44.2%, and source path is analyze/altifigence-npu-full-v003/perf.json. The interpretation is linked to stored analysis output.

The “Perf chart B” result in Perf requires additional review. Compare MAC avg = 44.2% against neighboring artifacts and inspect the detailed path in the full viewer.

AI opinion

AI opinion: Perf requires careful interpretation. MAC avg = 44.2% and 2 flagged metric(s) remain the main review points.

Graph

256192128640VALUEMAC AVGL2 READL2 WRITESAMPLESMETRIC

Metrics

MAC avg44.2%
L2 read35.8%
L2 write39.6%
Samples256
analyze/altifigence-npu-full-v003/perf.json
Sample workspaceReadyUTF-8
<40s
Быстрая индексация AST1

Инкрементальный разбор RTL и модулей объёмом в миллионы строк менее чем за 40 секунд

100%
Соответствие синтаксиса2

Полная совместимость со стандартом IEEE 1800-2017 SystemVerilog и формальными спецификациями Sail

10x
Сокращение цикла верификации3

Сокращение циклов отладки благодаря автоматическому анализу DRC и CDC до синтеза

Zero
Открытые интерфейсы без привязки к поставщику4

Подключение существующих процессов через MCP и CLI

Привычные ИИ и инструменты проектирования.

Интеграции с моделями ИИ5
OpenAI
Anthropic Claude
xAI Grok
Z.ai
Поддерживаемые технологии и инструменты5
IEEE SystemVerilog
UVM
SystemC
IP-XACT
Verilator
Google XLS
Python
Git
GitHub
GitLab

Открытое аппаратное обеспечение, разработанное с Altifigence6

Эталонный проект открытого аппаратного обеспечения, синтезируемый и проверяемый инструментами Altifigence.

Последние новости

Подробнее

Загрузка новостей.

Обновления

Altifigence Docs

Учитесь в Altifigence Academy

Все курсы
01 / Цифровое проектированиеБесплатно · Начальный

Цифровые логические схемы

Начните с цифровых сигналов и элементов AND, OR, XOR, затем проектируйте комбинационные схемы, защёлки, триггеры, счётчики и конечные автоматы. Связывайте таблицы истинности, формулы, схемы и временные диаграммы и проверяйте результат в практикумах по RTL. Дополнительные разделы расширяют курс до трактов обработки данных и интерфейсов.

Комбинационная и последовательностная логикаSystemVerilog
Посмотреть курс
02 / Цифровое проектированиеБесплатно · Основы

Основы проектирования RTL

Описывайте цифровые схемы на SystemVerilog. Изучите типы, разрядность, знак, комбинационную и последовательностную логику, модули, параметры и generate. Проверяйте граничные случаи и ошибки независимыми тестовыми стендами. В завершение соедините генератор периодических импульсов с накопителем и сохраните воспроизводимые результаты.

SystemVerilogПроектирование модулей
Посмотреть курс
03 / Цифровое проектированиеIn preparation

RTL: тракты данных и конвейеры

Соедините арифметику и управление в небольшой системе и изучите конвейерное выполнение.

Тракты данныхКонвейеры
Посмотреть курс