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Travaillez avec des fichiers locaux dans Digital Design Studio sur Windows ou Linux. Sous Windows, les mises à jour de 2.1.2 vers les versions suivantes ne demandent plus de redémarrer Windows.
Choisir votre téléchargementDigital Design Studio
Verilog & SystemVerilog Développement RTL.
Windows · Linux · Cloud
Digital Design Studio réunit RTL, ISA dans Flow Navigator, ALcad et Agent dans une seule application.
Développez en Verilog et SystemVerilog, lancez les simulations RTL prises en charge et utilisez ISA, Evolve, Agent, ALcad et vFactory dans Digital Design Studio. RTL et CAD conservent une interface propre à chaque travail.
Écrire
Développement en Verilog et SystemVerilog.
Modifiez les sources .sv, .svh, .v et .vh avec la hiérarchie des modules et les signaux à portée de vue. Passez d'une instance à sa source tout en gardant une vue d'ensemble du design.
Hiérarchie de conception
Parcourez les instances de modules et leur code en conservant la structure du projet.
Liste des signaux
Examinez les entrées, sorties et signaux internes à côté du fichier actif.
HintsBox dans les fichiers SystemC
Dans les fichiers SystemC, HintsBox affiche une structure locale et des suggestions de déclarations, y compris les classes sc_module.
- Les fichiers d’en-tête en .vh sont reconnus et modifiables.
- Un fichier .v peut aussi être une entrée explicite du projet RTL, utilisée par la détection du projet et par la liste des signaux.
- Les définitions utilisent NAME ou NAME=VALUE, par exemple SIMULATION ou WIDTH=8, sans le préfixe de ligne de commande -D.
Simulation RTL
Lancez la simulation RTL sur votre PC.
La simulation s’exécute sur votre PC et ne lance pas de tâche Cloud.
Testbench reported a failure
Un testbench qui signale un échec dans sa sortie s’affiche comme Testbench reported a failure, même si le simulateur se termine normalement. Auparavant, il apparaissait comme réussi.
- Dans l’application de bureau, les erreurs et avertissements du simulateur sont listés avec leur fichier de projet et leur ligne. Choisissez-en un pour ouvrir l’éditeur à cette ligne.
- Dans la vue Testbench, chaque package SystemVerilog est envoyé au simulateur avant les fichiers qui l’utilisent.
- Run enregistre d’abord les fichiers .v, .sv, .svh et .vh modifiés.
- Digital Design Studio conserve les 20 exécutions les plus récentes.
- Chaque exécution est conservée dans son propre dossier sous .alti/sim/ du projet, avec la forme d’onde et un receipt.json.
Analyser
Transformez les résultats en actions concrètes.
Analyse est l’espace commun d’examen des résultats pour le travail RTL et ISA. Ouvrez Analyse depuis la barre de gauche, choisissez une exécution enregistrée, puis sélectionnez un artefact. La liste des exécutions regroupe les résultats par module.
Navigateur d’analyses
Parcourez les exécutions enregistrées, leurs chronogrammes, schémas, résultats et rapports.
Mesures en contexte
Perf lit perf.json pour l’exécution sélectionnée et affiche les observations enregistrées sous forme de mesures et de graphiques.
- Utilisez la navigation dans la forme d’onde pour examiner la chronologie des signaux enregistrée, puis revenez à la source ou au contexte de module correspondant.
- Reliez analyse, traces et Evolve au projet.
Analyse des performances
Plafonds de calcul et bande passante mémoire.
Comparez le débit de calcul et la bande passante mémoire dans la vue Roofline.
Limites de calcul et de mémoire
Situez les noyaux mesurés par rapport aux limites de calcul et de mémoire.
Couches du graphique
Choisissez les limites, noyaux et étiquettes affichés près du résumé.
Résultats enregistrés
Timing, PPA et preuves partagent une seule vue Signoff.
Elle présente les mesures disponibles et les sections manquantes. Un verdict ou une estimation de l’UI aide à la revue ; ce n’est ni une fermeture de timing indépendante, ni une approbation de fabrication, ni un signoff formel.
Valeurs enregistrées
Comparez WNS, TNS et chemins en échec sur une même échelle pour chaque unité enregistrée. Consultez les valeurs de timing, PPA et preuves telles qu’enregistrées, sans verdict de publication calculé.
- Les résultats non pris en charge ou non exécutés ne sont pas affichés comme réussis.
- Chaque section indique le fichier de résultat enregistré qu’elle lit, comme timing.json ou ppa.json.
Demander
Travaillez avec Agent à côté de votre conception.
Agent répond dans le panneau AI et sa propre fenêtre. Si la lecture du projet est réglée sur ask, il demande votre approbation avant de lire les fichiers.
Interrogez Agent à côté de votre conception
La recherche est désactivée au départ pour Agent comme pour Own API key.
- Les conversations sont conservées 30 jours dans votre compte, sauf modification du réglage. Agent utilise la QUOTA hebdomadaire de votre forfait ; la recherche web exige un consentement distinct.
- Agent et le calcul Cloud partagent la QUOTA hebdomadaire.
- Des conditions d’âge, de région et d’organisation s’appliquent.
ALcad
Passez à la CAD dans la même application.
Choisissez les espaces ALcad depuis le menu : Schematic, PCB Layout, 3D CAD, 3D Assembly et SI / PI Analysis. Wafer Process & Fab, auparavant sous ALcad, se trouve désormais dans vFactory. ALcad garde son nom et son interface dédiée (UI).
Espace de circuit
Explorez les composants et leurs connexions sur le schéma.
Propriétés du composant
Consultez le composant sélectionné et ses paramètres.
vFactory est un nouvel espace, à côté de DDS et ALcad, dédié aux procédés sur wafer et aux fabs. Explorer vFactory
Découvrez comment le travail s'articule
Du code source RTL aux circuits et à l'analyse.
Onglets de résultats enregistrés
Les onglets de résultats enregistrés trop étroits pour le nom complet de l’exécution gardent une courte partie qui les distingue, comme …1 et …2, et l’info-bulle affiche le nom complet. Les résultats enregistrés portant le même titre indiquent l’exécution à laquelle ils appartiennent, y compris dans la recherche.
Live Run
Sélectionnez Live Run dans la navigation du projet pour examiner la surface d’exécution que propose l’environnement sélectionné. Utilisez Search windows pour filtrer la liste des fenêtres du projet.
QUOTA hebdomadaire
Usage affiche l’allocation active, le montant restant et la réinitialisation pour l’organisation sélectionnée. La QUOTA hebdomadaire utilise des cycles de sept jours.
Split Editor Right
Lorsque le menu de l’onglet propose Split Editor Right, utilisez-le pour placer la source et son schéma ou rapport côte à côte. Les rapports conservent le contexte de l’exécution et exposent le contenu des artefacts.
Flow Navigator
Dans DDS, ouvrez Flow Navigator et choisissez la fonction nécessaire. Réunissez le développement RTL/SystemVerilog et la conception ISA dans un espace ; les flux ISA Design s’ouvrent depuis Flow Navigator. ISA utilise le shell, les paramètres, les onglets et le panneau inférieur de Digital Design Studio.
Suivez chaque connexion.
Suivez les modules, ports et équipotentielles sur le schéma. Basculez vers la hiérarchie 3D pour visualiser l'assemblage d'un design complexe.
Flux de travail de bout en bout
Conception et fabrication dans une seule application.
La version 2.1.2 relie conception et fabrication dans une seule application : concevez un bloc dans DDS, préparez ses circuits et sa carte dans ALcad et suivez son chemin jusqu’aux plaquettes dans vFactory.
Code source et schéma
Examinez côte à côte le code source, son schéma et ses entrées, sorties et signaux internes.
Palette de commandes
Saisissez le nom d’une commande dans la palette de commandes pour afficher la hiérarchie, la structure ou la forme d’onde.
Hiérarchie 3D
Ouvrez le testbench à côté de la hiérarchie 3D de ses modules.
Roofline
Comparez les noyaux aux plafonds de calcul et à la bande passante mémoire dans Roofline.
Rapport d’analyse
Consultez le rapport d’une exécution enregistrée avec ses chronogrammes, schémas et résultats de performances.
Circuits dans ALcad
Préparez les circuits et les cartes dans ALcad, au sein de la même application.
Wafers dans vFactory
Suivez un lot dans la fab de référence en 3D.
Cas d’usage par rôle
Pour l’enseignement, les étudiants, les startups et les équipes.
Enseignement
Une seule application réunit RTL, ISA dans Flow Navigator, ALcad et Agent dans les mêmes 14 langues que ce site.
Étudiants
Modifiez les sources .sv, .svh, .v et .vh, exécutez la simulation RTL sur votre PC et examinez le chronogramme enregistré de chaque exécution.
Startups
Travaillez avec des fichiers locaux sous Windows ou Linux, ou connectez-vous et ouvrez votre espace de travail depuis le navigateur.
Équipes ASIC/FPGA
Comparez le débit de calcul et la bande passante mémoire dans la vue Roofline et consultez les valeurs enregistrées de timing, PPA et preuves telles qu’enregistrées.
Ingénieurs de vérification
Un testbench qui signale un échec dans sa sortie s’affiche comme Testbench reported a failure, et dans l’application de bureau chaque erreur du simulateur ouvre l’éditeur à la ligne correspondante.
Ingénieurs procédés et fabrication
Dans Cloud, Send to vFactory ouvre Design to wafer avec une implantation issue du visualiseur GDS. Explorer vFactory
Où les fonctions s’exécutent
Chaque environnement offre ce qu’il prend en charge.
- ISA Design dans Flow Navigator : importation RISC-V avec les profils RV64, IM et A.
- QEDA (modèles de recherche de transmons supraconducteurs et CPW) : importation de circuits OpenQASM sur les bureaux Windows et Linux ; implantation paramétrique et analyse électromagnétique sur le bureau Linux.
- HLS intégré (sous-ensemble de C entier vers RTL) : bureau Linux.
- Recherche de candidats FPGA virtuels avec Evolve : bureau Linux.
- Partage de liens de projets (Cloud, projets personnels) : connexion obligatoire, lecture seule par défaut, expiration après 24 heures.
- Rapports d’erreurs privés : proposés uniquement après un plantage grave ou un échec de sauvegarde. Rien n’est envoyé avant votre vérification et le choix de “Envoyer le signalement” ; les rapports envoyés sont supprimés après 30 jours.
- Langues : l’application propose les mêmes 14 langues que ce site.
Choisissez où vous travaillez
Choisissez votre espace de travail.
Utilisez l'application de bureau, ouvrez un espace de travail dans Cloud ou intégrez la CLI à votre automatisation.
Cloud
Connectez-vous à Altifigence et ouvrez votre espace de travail depuis le navigateur. Lorsque vous revenez à une fenêtre Cloud, ses éditeurs et un schéma RTL en cours de préparation restent tels quels au lieu de se recharger. Dans les builds de production, le code téléchargé pour la page d’accueil de Cloud avant la connexion est passé de 1,18 Mo à 0,72 Mo (gzip), et celui de la liste des projets de 1,25 Mo à 0,79 Mo.
Commencer gratuitement sur CloudLigne de commande
Utilisez Altifigence CLI avec vos scripts et flux de travail CI.
Lire le guide de la CLIMCP
La CLI Linux contient alti-mcp, un processus MCP local qui s’exécute sur votre ordinateur. Cloud MCP utilise la connexion via Account et le consentement de l’organisation.
Lire le guide MCPGit
Dans l’application Windows, Git fonctionne sur les projets situés dans les dossiers de votre PC. Examinez les différences enregistrées, indexez les modifications et validez-les dans Source Control.
Lire le guide de gestion du code sourceQuestions fréquentes
- Où s’exécute la simulation RTL ?
- La simulation s’exécute sur votre PC et ne lance pas de tâche Cloud.
- Que se passe-t-il si j’ouvre à nouveau l’application alors qu’elle est en cours d’exécution ?
- Sous Windows, et sous Linux avec un bus de session de bureau, relancer l’application restaure la fenêtre en cours d’exécution et conserve les modifications non enregistrées au lieu d’ouvrir une autre instance.
- Comment une mise à jour s’installe-t-elle sous Windows ?
- Pendant l’installation d’une mise à jour, une boîte de dialogue affiche la progression, puis Digital Design Studio se ferme et s’ouvre à nouveau dans la nouvelle version.
- Agent peut-il lire les fichiers de mon projet ?
- Si la lecture du projet est réglée sur ask, il demande votre approbation avant de lire les fichiers.
- Où sont conservées les exécutions de simulation ?
- Chaque exécution est conservée dans son propre dossier sous .alti/sim/ du projet, avec la forme d’onde et un receipt.json. Digital Design Studio conserve les 20 exécutions les plus récentes.
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