Desktop
Lavora con file locali in Digital Design Studio su Windows o Linux. Su Windows, gli aggiornamenti dalla 2.1.2 alle versioni successive non chiedono più di riavviare Windows.
Scegli il tuo downloadDigital Design Studio
Verilog & SystemVerilog Sviluppo RTL.
Windows · Linux · Cloud
Digital Design Studio riunisce RTL, ISA in Flow Navigator, ALcad e Agent in un’unica applicazione.
Sviluppa Verilog e SystemVerilog, esegui simulazioni RTL supportate e usa ISA, Evolve, Agent, ALcad e vFactory in Digital Design Studio. RTL e CAD mantengono interfacce dedicate a ciascun lavoro.
Scrivi
Sviluppo Verilog e SystemVerilog.
Modifica i sorgenti .sv, .svh, .v e .vh con la gerarchia dei moduli e i segnali sempre visibili. Passa da un'istanza al suo sorgente mantenendo la visione d'insieme del progetto.
Gerarchia del progetto
Esplora istanze di moduli e sorgenti mantenendo visibile la struttura del progetto.
Struttura dei segnali
Consulta ingressi, uscite e segnali interni accanto al file attivo.
HintsBox nei file SystemC
Nei file SystemC, HintsBox mostra una struttura locale e suggerimenti di dichiarazione, incluse le classi sc_module.
- I file header con .vh sono riconosciuti e modificabili.
- Un file .v può essere anche un input esplicito del progetto RTL, usato dal rilevamento del progetto e dalla struttura dei segnali.
- Le define usano NAME o NAME=VALUE, ad esempio SIMULATION o WIDTH=8, senza il prefisso -D della riga di comando.
Simulazione RTL
Esegui la simulazione RTL sul tuo PC.
La simulazione viene eseguita sul tuo PC e non avvia un’attività Cloud.
Testbench reported a failure
Un testbench che segnala un errore nel proprio output viene mostrato come Testbench reported a failure, anche quando il simulatore termina normalmente. In precedenza veniva mostrato come superato.
- Nell'app desktop, errori e avvisi del simulatore sono elencati con il file di progetto e la riga. Scegline uno per aprire l’editor a quella riga.
- Nella vista Testbench, ogni package SystemVerilog viene inviato al simulatore prima dei file che lo usano.
- Run salva prima i file .v, .sv, .svh e .vh modificati.
- Digital Design Studio conserva le 20 esecuzioni più recenti.
- Ogni esecuzione viene conservata in una propria cartella sotto .alti/sim/ del progetto, con la forma d’onda e un receipt.json.
Analizza
Trasforma i risultati nel passo successivo.
Analisi è l’area comune di verifica dei risultati per il lavoro RTL e ISA. Apri Analisi dalla barra a sinistra, scegli un’esecuzione salvata e seleziona un artefatto. L’elenco delle esecuzioni raggruppa i risultati per modulo.
Navigatore delle analisi
Esplora esecuzioni salvate e relative forme d’onda, schemi, risultati e rapporti.
Metriche nel contesto
Perf legge perf.json dell’esecuzione selezionata e mostra le osservazioni salvate come metriche e grafici.
- Usa la navigazione della forma d’onda per esaminare la sequenza temporale dei segnali registrata, poi torna al sorgente o al contesto del modulo corrispondente.
- Collega analisi, tracce ed Evolve al progetto.
Analisi delle prestazioni
Limiti di calcolo e larghezza di banda della memoria.
Confronta il throughput di calcolo e la larghezza di banda della memoria nella vista Roofline.
Limiti di calcolo e memoria
Confronta i kernel misurati con i limiti di calcolo e memoria.
Livelli del grafico
Scegli limiti, kernel ed etichette accanto al riepilogo dell’esecuzione.
Risultati registrati
Timing, PPA ed evidenze condividono un’unica vista Signoff.
La vista presenta le metriche disponibili e le sezioni mancanti. Un verdetto o una stima nella UI è un aiuto alla revisione, non una chiusura del timing indipendente, un’approvazione di produzione o un signoff formale.
Valori registrati
Confronta WNS, TNS e percorsi non riusciti su un’unica scala per ogni unità registrata. Esamina i valori salvati di timing, PPA ed evidenze così come registrati, senza un verdetto di rilascio calcolato.
- Risultati non supportati o non eseguiti non vengono mostrati come riusciti.
- Ogni sezione indica il file di risultati salvato che legge, come timing.json o ppa.json.
Chiedi
Lavora con Agent accanto al tuo progetto.
Agent risponde nel pannello AI e nella propria finestra. Se la lettura del progetto è su ask, chiede approvazione prima di leggere i file.
Chiedi ad Agent accanto al tuo progetto
La ricerca parte disattivata sia per Agent sia per Own API key.
- Le chat restano nell’account per 30 giorni salvo modifica dell’impostazione. Agent usa la QUOTA settimanale del piano e la ricerca web richiede un consenso separato.
- Agent e il calcolo Cloud condividono la QUOTA settimanale.
- Si applicano condizioni di età, regione e organizzazione.
ALcad
Passa al CAD nella stessa applicazione.
Scegli gli spazi ALcad dal menu: Schematic, PCB Layout, 3D CAD, 3D Assembly e SI / PI Analysis. Wafer Process & Fab, che prima si trovava sotto ALcad, ora è in vFactory. ALcad mantiene nome e UI dedicata.
Spazio del circuito
Esplora i componenti e le connessioni nello schema.
Proprietà del componente
Esamina il componente selezionato e i suoi parametri.
vFactory è una nuova area accanto a DDS e ALcad dedicata ai processi su wafer e alle fab. Esplora vFactory
Scopri come si collega il lavoro
Dal sorgente RTL ai circuiti e all'analisi.
Schede dei risultati salvati
Le schede dei risultati salvati troppo strette per il nome completo dell’esecuzione mantengono una breve parte che le distingue, come …1 e …2, e il tooltip mostra il nome completo. I risultati salvati con lo stesso titolo indicano a quale esecuzione appartengono, anche nella ricerca.
Live Run
Seleziona Live Run nella navigazione del progetto per esaminare la superficie di esecuzione offerta dall’ambiente selezionato. Usa Search windows per filtrare l’elenco delle finestre del progetto.
QUOTA settimanale
Usage mostra l’assegnazione attiva, la quantità rimanente e il ripristino per l’organizzazione selezionata. La QUOTA settimanale usa cicli di sette giorni.
Split Editor Right
Quando il menu della scheda offre Split Editor Right, usalo per affiancare il sorgente e il relativo schema o rapporto. I rapporti conservano il contesto dell’esecuzione e mostrano il contenuto degli artefatti.
Flow Navigator
In DDS, apri Flow Navigator e scegli la funzione necessaria. Unisci sviluppo RTL/SystemVerilog e progettazione ISA in uno spazio; i flussi ISA Design si aprono da Flow Navigator. ISA usa la shell, le impostazioni, le schede e il pannello inferiore di Digital Design Studio.
Segui ogni connessione.
Traccia moduli, porte e connessioni attraverso lo schema. Passa alla gerarchia 3D per visualizzare come si integrano i blocchi di un progetto più ampio.
Flusso di lavoro dall’inizio alla fine
Progettazione e fabbricazione in un’unica app.
La versione 2.1.2 unisce progettazione e fabbricazione in un’unica app: progetta un blocco in DDS, prepara circuiti e scheda in ALcad e segui in vFactory il percorso fino ai wafer.
Sorgente e schema
Esamina affiancati il sorgente, il suo schema e i relativi ingressi, uscite e segnali interni.
Tavolozza dei comandi
Digita il nome di un comando nella tavolozza dei comandi per mostrare la gerarchia, la struttura o la forma d’onda.
Gerarchia 3D
Apri il testbench accanto alla gerarchia 3D dei suoi moduli.
Roofline
Confronta i kernel con i limiti di calcolo e la larghezza di banda della memoria in Roofline.
Rapporto di analisi
Leggi il rapporto di un’esecuzione salvata con le relative forme d’onda, gli schemi e i risultati delle prestazioni.
Circuiti in ALcad
Prepara circuiti e schede in ALcad, nella stessa applicazione.
Wafer in vFactory
Segui un lotto attraverso la fab di riferimento in 3D.
Casi d’uso per ruolo
Per la formazione, gli studenti, le startup e i team.
Formazione
Un’unica applicazione riunisce RTL, ISA in Flow Navigator, ALcad e Agent nelle stesse 14 lingue di questo sito.
Studenti
Modifica i sorgenti .sv, .svh, .v e .vh, esegui la simulazione RTL sul tuo PC ed esamina la forma d’onda registrata per ogni esecuzione.
Startup
Lavora con file locali su Windows o Linux, oppure accedi e apri il tuo spazio di lavoro dal browser.
Team ASIC/FPGA
Confronta il throughput di calcolo e la larghezza di banda della memoria nella vista Roofline ed esamina i valori salvati di timing, PPA ed evidenze così come registrati.
Ingegneri di verifica
Un testbench che segnala un errore nel proprio output viene mostrato come Testbench reported a failure e nell’app desktop ogni errore del simulatore apre l’editor alla riga corrispondente.
Ingegneri di processo e fabbrica
In Cloud, Send to vFactory apre Design to wafer con un layout del visualizzatore GDS. Esplora vFactory
Dove funzionano le funzionalità
Ogni ambiente offre ciò che supporta.
- ISA Design in Flow Navigator: importazione RISC-V con profili RV64, IM e A.
- QEDA (modelli di ricerca per transmon superconduttori e CPW): importazione di circuiti OpenQASM su desktop Windows e Linux; layout parametrico e analisi elettromagnetica su desktop Linux.
- HLS integrato (sottoinsieme C intero in RTL): desktop Linux.
- Ricerca di candidati FPGA virtuali con Evolve: desktop Linux.
- Condivisione di link ai progetti (Cloud, progetti personali): accesso richiesto, sola lettura predefinita, scadenza dopo 24 ore.
- Segnalazioni private di errori: offerte solo dopo un arresto grave o un salvataggio fallito. Non si invia nulla finché non esamini il rapporto e scegli “Invia segnalazione”; i rapporti inviati vengono eliminati dopo 30 giorni.
- Lingue: l’app offre le stesse 14 lingue del sito.
Scegli dove lavorare
Scegli la tua area di lavoro.
Usa l'app desktop, apri un'area di lavoro su Cloud o integra la CLI nella tua automazione.
Cloud
Accedi ad Altifigence e apri la tua area di lavoro dal browser. Quando torni a una finestra Cloud, i suoi editor e uno schema RTL in preparazione restano come erano invece di ricaricarsi. Nelle build di produzione, il codice scaricato per la pagina iniziale di Cloud prima dell’accesso è sceso da 1,18 MB a 0,72 MB (gzip), e quello per l’elenco dei progetti da 1,25 MB a 0,79 MB.
Inizia gratis in CloudRiga di comando
Usa Altifigence CLI con script e flussi di lavoro CI.
Leggi la guida alla CLIMCP
La CLI Linux include alti-mcp, un processo MCP locale che viene eseguito sul tuo computer. Cloud MCP usa l’accesso tramite Account e il consenso dell’organizzazione.
Leggi la guida MCPGit
Nell’app Windows, Git funziona sui progetti nelle cartelle del tuo PC. Esamina le differenze salvate, aggiungi le modifiche all’area di staging ed esegui il commit in Source Control.
Leggi la guida al controllo del codice sorgenteDomande frequenti
- Dove viene eseguita la simulazione RTL?
- La simulazione viene eseguita sul tuo PC e non avvia un’attività Cloud.
- Cosa succede se apro di nuovo l’app mentre è in esecuzione?
- Su Windows, e su Linux con un bus di sessione del desktop, riaprendo l’app si ripristina la finestra in esecuzione e si mantengono le modifiche non salvate, anziché aprire un’altra istanza.
- Come si installa un aggiornamento su Windows?
- Durante l’installazione di un aggiornamento, una finestra di dialogo mostra l’avanzamento, poi Digital Design Studio si chiude e si riapre nella nuova versione.
- Agent può leggere i file del mio progetto?
- Se la lettura del progetto è su ask, chiede approvazione prima di leggere i file.
- Dove vengono conservate le esecuzioni di simulazione?
- Ogni esecuzione viene conservata in una propria cartella sotto .alti/sim/ del progetto, con la forma d’onda e un receipt.json. Digital Design Studio conserva le 20 esecuzioni più recenti.
Inizia con il tuo prossimo progetto