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在 Windows 或 Linux 上，使用 Digital Design Studio 处理本机文件。在 Windows 上，从 2.1.2 更新到后续版本时不再要求重启 Windows。
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Verilog & SystemVerilog RTL 开发。
Windows · Linux · Cloud
Digital Design Studio 将 RTL、Flow Navigator 中的 ISA、ALcad 与 Agent 整合在同一个应用程序中。
在 Digital Design Studio 中开发 Verilog 和 SystemVerilog、运行支持的 RTL 仿真，并使用 ISA、Evolve、Agent、ALcad 和 vFactory。RTL 与 CAD 各有适合其工作的专用界面。
撰写
Verilog 与 SystemVerilog 开发。
编辑 .sv、.svh、.v 与 .vh 源代码时，可在旁查看模块层次与信号大纲。从实例移至源代码，同时掌握整体设计脉络。
设计层次
在保留项目结构的同时，浏览模块实例及其源代码位置。
信号大纲
在当前源代码旁查看输入、输出与内部信号。
SystemC 文件中的 HintsBox
在 SystemC 文件中，HintsBox 会显示局部大纲和声明建议，包括 sc_module 类。
- 使用 .vh 的头文件可被识别和编辑。
- .v 文件也可以是项目发现和大纲所使用的显式 RTL 项目输入。
- 宏定义使用 NAME 或 NAME=VALUE 格式，例如 SIMULATION 或 WIDTH=8，不加命令行的 -D 前缀。
RTL 仿真
在您的 PC 上运行 RTL 仿真。
仿真在您的 PC 上运行，不会启动 Cloud 任务。
Testbench reported a failure
在输出中报告失败的测试平台会显示为 Testbench reported a failure，即使仿真器正常退出。此前会显示为通过。
- 在桌面应用中，仿真器的错误和警告会连同项目文件与行号一起列出。选择其中一项，即可在该行打开编辑器。
- 在 Testbench 视图中，每个 SystemVerilog 包会先于使用它的文件发送给仿真器。
- Run 会先保存已更改的 .v、.sv、.svh 和 .vh 文件。
- Digital Design Studio 会保留最新的 20 次运行。
- 每次运行都保存在项目 .alti/sim/ 下的独立文件夹中，包含波形和 receipt.json。
分析
让结果成为下一步的依据。
分析是 RTL 与 ISA 工作共用的结果查看区域。从左侧栏打开分析，选择已保存的运行，再选择产物。运行列表按模块对结果分组。
分析导览
切换已保存的运行及其波形、电路图、性能结果与报告。
指标与脉络
Perf 读取所选运行的 perf.json，并将保存的观测值显示为指标和图表。
- 使用波形导航查看记录的信号时间线，再返回对应的源代码或模块上下文。
- 让分析、跟踪和 Evolve 工作与项目相连。
性能分析
运算上限与内存带宽。
在 Roofline 视图中比较运算吞吐量与内存带宽。
运算与内存上限
对照运算上限及内存带宽，查看量测内核的位置。
图表图层
在运行摘要旁选择要显示的上限、内核与标签。
记录的结果
时序、PPA 和证据共用同一个 Signoff 视图。
它会呈现可用的指标和缺失的部分。UI 判定或估算值仅是审查辅助，并非独立的时序收敛、制造批准或正式签核。
记录值
按每个记录单位，在同一刻度上比较 WNS、TNS 与失败路径。按记录原样查看已保存的时序、PPA 与证据数值，不计算发布判定。
- 不支持或未运行的结果不会显示为成功。
- 每个部分都标明所读取的已保存结果文件，例如 timing.json 或 ppa.json。
询问
在设计旁与 Agent 协作。
Agent 在 AI 面板和独立窗口中回答。项目读取设为 ask 时，读取项目文件前会先请求批准。
一边查看设计一边询问 Agent
Agent 和 Own API key 的搜索默认均为关闭。
- 除非您修改设置，对话会在账户中保存 30 天。Agent 使用套餐的每周 QUOTA，网页搜索需要单独同意。
- Agent 和 Cloud 计算共用每周 QUOTA。
- 适用年龄、地区和组织条件。
ALcad
在同一个应用程序中进入 CAD。
从工作区菜单选择 ALcad 的 Schematic、PCB Layout、3D CAD、3D Assembly 和 SI / PI Analysis。以前位于 ALcad 之下的 Wafer Process & Fab 现在位于 vFactory。ALcad 保留名称与专用 UI。
电路工作区
在电路图画布上探索组件与连接。
组件属性
查看所选组件与电路参数。
vFactory 是与 DDS、ALcad 并列的新区域，面向晶圆制程与晶圆厂。 探索 vFactory
了解各项工作如何串联
从 RTL 原代码到电路与分析。
已保存结果的标签页
已保存结果的标签页如果太窄而无法显示完整的运行名称，会保留可以区分彼此的简短部分，例如 …1 和 …2，工具提示则显示完整名称。标题相同的已保存结果会标明所属的运行，搜索中也是如此。
Live Run
在项目导航中选择 Live Run，即可查看所选环境提供的运行界面。使用 Search windows 筛选项目窗口列表。
每周 QUOTA
Usage 显示所选组织当前生效的额度、剩余量和重置时间。每周 QUOTA 以 7 天为一个周期。
Split Editor Right
当标签页菜单提供 Split Editor Right 时，可用它将源代码与其电路图或报告并排放置。报告会保留运行上下文，并呈现产物内容。
Flow Navigator
在 DDS 中打开 Flow Navigator，并选择所需功能。在一个工作区整合 RTL/SystemVerilog 开发与 ISA 设计；ISA Design 流程从 Flow Navigator 打开。ISA 使用 Digital Design Studio 的外壳、设置、标签页和底部面板。
追踪每一条连接。
沿着电路图追踪模块、连接端口与网络。切换至 3D 阶层查看，了解大型设计的各个部分如何组合。
端到端工作流程
在同一个应用程序中进行设计与制造。
2.1.2版用一个应用串联起设计与制造：在DDS中设计模块，在ALcad中准备电路和电路板，在vFactory中追踪它变成晶圆的过程。
源代码与电路图
并排查看源代码、电路图及其输入、输出与内部信号。
命令面板
在命令面板中输入命令名称，即可显示层次、大纲或波形。
3D 层次结构
在模块的 3D 层次结构旁打开测试平台。
Roofline
在 Roofline 中对照运算上限与内存带宽比较内核。
分析报告
阅读已保存运行的报告，其中包含波形、电路图与性能结果。
ALcad 中的电路
在同一个应用程序的 ALcad 中准备电路和电路板。
vFactory 中的晶圆
以 3D 追踪批次在参考晶圆厂中的流转。
各角色的使用场景
适用于教育、学生、初创企业与团队。
教育
同一个应用程序提供 RTL、Flow Navigator 中的 ISA、ALcad 与 Agent，支持与本站相同的 14 种语言。
学生
编辑 .sv、.svh、.v 与 .vh 源代码，在您的 PC 上运行 RTL 仿真，并查看每次运行记录的波形。
初创企业
在 Windows 或 Linux 上使用本地文件工作，或登录后从浏览器打开您的工作区。
ASIC/FPGA 团队
在 Roofline 视图中比较运算吞吐量与内存带宽，并按记录原样查看已保存的时序、PPA 与证据数值。
验证工程师
在输出中报告失败的测试平台会显示为 Testbench reported a failure，桌面应用程序中的每个仿真器错误都会在对应行打开编辑器。
工艺与晶圆厂工程师
在 Cloud 中，Send to vFactory 会使用 GDS 查看器中的布局打开 Design to wafer。探索 vFactory
功能运行环境
各环境提供其支持的功能。
- Flow Navigator 中的 ISA Design：通过 RV64、IM 和 A 配置导入 RISC-V。
- QEDA（超导 transmon 和 CPW 研究模型）：Windows 和 Linux 桌面可导入 OpenQASM 电路；参数化布局与电磁分析在 Linux 桌面。
- 内置 HLS（整数 C 子集转 RTL）：Linux 桌面。
- Evolve 虚拟 FPGA 候选搜索：Linux 桌面。
- 项目链接分享（Cloud 个人项目）：需要登录，默认只读，链接 24 小时后失效。
- 私密错误报告：仅在严重崩溃或保存失败后提供。查看报告并选择 “发送报告” 前不会发送任何内容；已发送报告在 30 天后删除。
- 显示语言：应用提供与本站相同的 14 种语言。
选择工作环境
选择您的工作区。
使用桌面应用程序、打开 Cloud 工作区，或将 CLI 纳入自动化流程。
Cloud
登录 Altifigence，从浏览器打开您的工作区。返回 Cloud 窗口时，其中的编辑器和正在准备的 RTL 电路图会保持原样，不会重新加载。在生产构建中，登录前 Cloud 起始页下载的代码从 1.18 MB 减少到 0.72 MB（gzip），项目列表则从 1.25 MB 减少到 0.79 MB。
免费开始使用 Cloud命令行
在脚本与 CI 工作流程中使用 Altifigence CLI。
阅读 CLI 指南MCP
Linux CLI 包含 alti-mcp，这是在您计算机上运行的本地 MCP 进程。Cloud MCP 使用 Account 登录与组织同意。
阅读 MCP 指南Git
在 Windows 应用程序中，Git 适用于您 PC 文件夹中的项目。在 Source Control 中查看已保存的差异、暂存更改并提交。
阅读源代码管理指南常见问题
- RTL 仿真在哪里运行？
- 仿真在您的 PC 上运行，不会启动 Cloud 任务。
- 应用程序运行时再次打开会发生什么？
- 在 Windows，以及具备桌面会话总线的 Linux 上，重新启动应用程序会恢复正在运行的窗口并保留未保存的编辑内容，而不会打开另一个实例。
- Windows 如何安装更新？
- 安装更新时，对话框会显示进度，之后 Digital Design Studio 会关闭并以新版本重新打开。
- Agent 可以读取我的项目文件吗？
- 项目读取设为 ask 时，读取项目文件前会先请求批准。
- 仿真运行保存在哪里？
- 每次运行都保存在项目 .alti/sim/ 下的独立文件夹中，包含波形和 receipt.json。Digital Design Studio 会保留最新的 20 次运行。
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